专利名称：终端装置的制作方法
技术领域：
本发明涉及以数字蜂窝式手提电话为主的移动通信系统用的终端装置，特别涉及使用了可编程序的微处理器(以下称CPU)和数字信息处理器(以下简称DSP)等的数据处理装置的移动通信基带系统实现方法。
背景技术：
先用图1说明一下与本发明有关的移动通信系统中的处理的概要。图1中示出了用户102、通信终端101以及基地台100。用户102使用通信终端101接入基地台100就可以接受各种服务。由于在与其它的通信终端通信时也可以通过基地台100进行，因此，通信终端和基地台之间的通信处理就成为非常本质的基础。
通信终端101由以下部分构成用户接口/系统控制部分109，其具有用户接口功能以及系统控制功能；通信协议处理部分110，其具有通信协议处理功能；编码译码处理部分111，具有声音编码译码处理功能、通信链路编码译码处理功能、调制解调处理功能等；AFE/RF电路部分105，具有模拟前端(AFE)以及RF电路。再有，在通信终端101上连接有麦克风(MIC)103以及扬声器(SPK)104。基地台100由以下部分构成系统控制部分112，其具有系统控制功能；通信协议处理部分113，其具有通信协议处理功能；编码译码处理部分114，其具有通信链路编码译码处理功能、调制解调处理功能等；及AFE/RF电路部分106，具有模拟前端(AFE)以及RF电路。
通信终端101和基地台100的数据交换方式大致分为2种。一是交换声音等用户的数据，另一是交换系统运作上的控制数据。
交换声音数据的方式如下。从麦克风(MIC)103输入的声音数据被转换成数字数据后，经编码译码处理部分111的声音编码处理被压缩。经压缩的声音数据由编码译码处理部分111的通信链路编码处理附加错误修正用的信息后，经编码译码处理部分111的调制处理被调制。以上的处理是在数字范围内进行。经调制的数字声音在AFE/RF电路部分105中的模拟前端(AFE)中被变换成模拟数据，在AFE/RF电路部分105的RF中搭载于高频电波从天线107发射出去。该电波由基地台100的天线108接收后被解调。然后，以分配给通信对象的频率(频率分配多重时)再次调制该电波，在分配在通信对象上的时隙(分时多重时)的定时，从基地台再次发送到通信对象。
以下说明交换系统运作上的控制数据的情况。这种情况下，通信终端101内的通信协议处理部分110和基地台100内的通信协议处理部分113进行数据交换。两者间形成假想的逻辑性连接。该假想的逻辑性连接由以下那样的物理性连接实现。例如，当基地台100向通信终端发出某项指示时，根据预先确定的通信协议的指示数据在编码译码处理部分114中实施通信链路编码处理以及调制处理。然后，在AFE/RE电路部分106的模拟前端(AFE)中被变换成模拟数据，在RF电路中搭载于电波上从天线108发射出去。该电波由通信终端101的天线107接收后，经过RF电路部分105的RF电路和模拟前端(AFE)被变换成基带数字数据。接着，在编码译码处理部分111中，实施解调处理以及通信链路译码处理后，被送到通信协议处理部分110。
以上，说明了通信终端101与基地台100之间交换数据的2种方法以及有关处理的概要。这些有关的处理大致可以分为2种。声音编码译码处理、通信链路编码译码处理以及调制解调处理属于数字信号处理中，适于在专用的计算机硬件或可编程序的DSP(数字信号处理器)中实现。另一方面，通信协议处理非常复杂，适合用使用了C语言等高级语言的软件实现。
依据这样的事实，最近，在移动通信终端的基带处理中，有人提出了用DSP进行声音编码译码处理、通信链路编码译码处理以及调制解调处理，用CPU(通用的微处理器)实现通信协议处理的方法(日本工业技术中心·演讲会资料“GSM/系统·终端·服务的最新信息”平成7年5月18日-19日，及“GSM电话终端用设备的开发动向”，pp.118-130，日本菲利浦公司)。
图2中展示出的根据上述公知的例子是本发明者研讨出的使用DSP和CPU构成的移动通信终端的例子(不是上述公知例)。该移动通信终端是作为欧洲的数字蜂窝式电话的方式的GSM(GlobalSystem for Mobile communications)用的。图2的移动通信终端由以下部分构成DSP芯片223、DSP用的RAM(Random Access Memory)200、DSP用的ROM(Read Only Memory)201、CPU芯片227、基带用模拟前端(AFE)202、高频调制解调器210、功率放大器(PA)212、天线213、天线共用器(Duplexer)214、低噪声放大器(LNA)215、麦克风208、放大器Amp、扬声器209、驱动电路Dri、频率合成器216、系统定时电路219、电压控制系统时钟221、1/4分频电路222、音响器(Sounder)用DA转换器231、音响器(Sounder)230、驱动电路Driver、电池监测用AD转换器232、电池监测电路233、电池234、CPU用RAM239、CPU用ROM238、LCD(液晶驱动装置以及液晶板)237、SIM(用户识别模块)236和键盘235。在基带用模拟前端(AFE)202中包含PA(Power Amp)用DA转换器203、I/Q用AD/DA转换器204、AGC(自动增益控制)用DA转换器205、声音用AD/DA转换器206、AFC(自动频率控制)用DA转换器207。DSP用的RAM(200)、DSP用ROM(201)通过DSP用的外部总线240连接在DSP芯片223。
以下，简单地说明本终端的功能和动作。
在发送声音信号时，从麦克风208输入的声音在放大器Amp中被放大后，在声音用AD转换器106中被取样后转换成数字数据。取样率是8kHz，位精度是13bit。被数字化后的数据送至DSP芯片223，在经压缩编码、通信链路编码后，再次被送到模拟前端(AFE)202的I/Q用AD转换器204。在此，被调制转换成模拟数据后输入到高频调制解调器210。然后将其搭载在RF频率(～800MHz)上，从天线213发射出去。天线共用器(Duplexer)214用于分离输入电波和输出电波。在高频调制解调器中使用的高频正弦波217在频率合成器216中合成。频率合成器216经过信号线218与CPU芯片227连接。在ROM(201)中内置有在DSP芯片223中执行的程序，RAM(200)是DSP芯片223的工作芯片。
在接收声音信号时，在天线213中接收到的数据经过低噪声放大器(LNA)215输入到高频调制解调器210。在这里被转换成低频的基带模拟信号，然后传送到模拟前端(AFE)202的I/Q用AD转换器204中。经取样并被转换成数字数据的数据被送到DSP芯片223，在此进行通信链路译码、解压缩处理。此后，在声音用DA转换器206中被转换成模拟数据，从扬声器209输出。
用户打电话时使用键盘235和LCD(237)来进行。SIM236是可以装拆的用户ID模块，通过将其装在通信终端上，就可以将终端设定为该用户专用的终端。在ROM(238)上内置有在CPU227中执行的程序，RAM(239)是CPU芯片227的工作芯片。电池234是本终端整体的主电池，CPU芯片227通过电池监测电路233和电池监测用AD转换器232监测其剩余量。在拨完电话时，CPU芯片227通过音响器(Sounder)用DA转换器231使音响器(Sounder)230鸣响。
本终端的基准时钟脉冲13MHz由电压控制系统时钟221提供。根据该基准时钟脉冲系统定时电路219生成所需要的系统定时信号241、220，并分配到终端内。基准时钟脉冲还被提供给DSP芯片223和CPU芯片227。可以说，在GSM中的DSP的处理中需要20～50MIPS(百万条指令/秒)。在图2中，使用搭载在DSP芯片内的PLL(Phase Locked Loop)电路225的DSP芯片以基本时钟脉冲13MHz的4倍时的52MHz动作。另一方面，在GSM中的CPU处理可以说是1～2MIPS。因此，在图2中在1/4分频电路222中生成基准时钟脉冲13MHz的4分之1的3.25MHz，在该速率下使CPU动作。
终端的基准时钟脉冲13MHz需要精确地与基地台的主时钟脉冲13MHz的频率吻合。这可以通过以下的方法来实现。首先，从基地台接收精确的频率信息。而后，DSP芯片223根据该信息，通过AFC(自动频率控制)用DA转换器207控制电压控制系统时钟脉冲221，调整其频率。另外，也有从基地台向终端发出电波输出指示的情况。这时，DSP芯片223驱动PA(Power Amp)用DA转换器203，调整功率放大器(PA)212的输出。进而，DSP芯片223根据接收信号的振幅信息，经过AGC(自动增益控制)用DA转换器205调整高频调制解调器内的增益。
在DSP芯片223和CPU芯片227之间的通信如下述那样进行。DSP芯片223通过DSP用主接口(HIF(Host Inte Face))224连接到CPU芯片的CPU外部总线229。CPU芯片227可以通过CPU外部总线接口228以及CPU外部总线229，从该DSP用主接口(HIF)224自由地读写DSP芯片223的内部资源。在DSP芯片223想与CPU芯片227联系时使用INT(INTerrupt)226信号。
但是，在使用上述那样的2个独立的DSP和CPU的以往技术中，需要DSP和CPU 2个系统的存储系统。在上述公知例子中，DSP用的存储器全部被单片化。但是，这是因为只被导入了GSM系统，所需要的DSP用的容量现在少的缘故。今后，随着入网数的增加，当半速率的声音编码技术被正式采用时，终端需要与全速率和半速率两者对应。这时，需要将两方的声音编码程序装入DSP。进而在GSM系统中，由于现在的全速率的音质差，所以正在研究增强型全速率声音编码。如果得以实现，则必须装入3个声音编码程序。另外，声音度量用声音识别程序等的用于附加值的DSP程序很有可能作为通信终端的不同档次的技术而被装入终端。这样，如果今后入网人数增加，那么在将设想的DSP程序全部单片化时，就不能实现低成本。
由此不可避免地考虑将来使用DSP用的外接存储器。但是，在移动通信终端中，由于低成本、低电力消耗、小尺寸这三点非常重要，因此，使用2系统外接存储器将成为很大的问题。
另外，数据输入输出用的外围设备也需要DSP用和CPU用2个系统。因此，存在着DSP和CPU之间多余的通信辅助操作。
发明内容
本发明的目的在于，鉴于上述问题，提供一个将DSP和CPU的存储系统和外围设备集成化，实现低成本、低电力消耗、小尺寸的移动通信终端系统的方法。
本发明的上述目的以及其它目的和新的特征从本说明书的叙述可以清楚地加以理解。
如果简单地说明在本申请所揭示的发明中的有代表性的概要，则如下。
即，用具有作为1个总线主控集成的DSP/CPU核心、集成后的外部总线接口以及集成后的外围电路接口的DSP/CPU集成芯片实现移动通信终端系统。
另外，为了实现DSP的外部存储器存取的高速化，进行与移动通信终端的处理对应的内存储器、外部存储器的程序以及数据配置。
进而，为了DSP外围电路存取的高速化，使用并行地传送多个取样的功能。
在上述移动通信终端中使用的微处理器的程序生成中，实现上述DSP功能的数字模拟处理器的地址寄存器映射成实现上述CPU功能的中央处理单元的地址寄存器的子集，向中央处理单元的寄存器子集送交引数。
另外，和基地台交换数据进行无线通信的移动通信终端具备执行存储在存储器中的程序的数据处理装置，和包含以下部分的存储器存储用于进行声音编码处理的程序的区域；存储用于进行声音复合处理的程序的区域；存储用于进行通信链路编码处理的程序的区域；存储用于进行通信链路复合处理的程序的区域；存储用于和基地台进行通信用通信协议控制的程序的区域；存储用于和使用者进行接口控制的程序的区域。上述存储器的各区域配置在上述数据处理装置的地址空间内。
上述数据处理装置具备数字模拟处理器，其执行声音编码处理、声音复合处理、通信链路编码处理和通信链路复合处理；中央处理单元，其执行和基地台的通信用通信协议控制和与使用者的接口控制，并希望形成在1块半导体基板上。
为了高速地进行上述数字模拟处理器的处理，最好将存储用于进行上述声音编码处理的程序的区域、存储用于进行声音复合处理的程序的区域、存储用于进行通信链路编码处理的程序的区域、存储用于进行通信链路复合处理的程序的区域存储在内置于上述数据处理装置中的存储器中。
最好将对于不要求高速处理的程序也就是存储用于与基地台进行通信用通信协议控制的程序的区域、存储用于与使用者进行接口控制的程序的区域存储在外付在上述数据处理装置上的存储器中。
上述数据处理装置，进一步在上述中央处理单元的地址空间内备置与模数转换电路以及数模转换电路接口的串行输入输出电路。
图1是移动通信系统的基本构成图。
图2是使用了DSP和CPU的GSM移动通信终端的构成图。
图3是密接合的DSP/CPU集成芯片的构成图。
图4是简单地将DSP和CPU集成在1个芯片上的构成图。
图5是本发明的第1实施例的GSM移动通信终端的构成图。
图6是在本发明的第1实施例中的内部/外部存储器连接构成图。
图7是搭载了本发明第2实施例的高速缓冲存储器的DSP/CPU集成芯片构成图。
图8是展示在本发明的第3实施例的移动通信终端应用中的存储器分配的基本形式的图。
图9是展示在本发明的第3实施例的移动通信终端应用中的存储器分配的扩大形式的图。
图10A、10B是与直接连接本发明的第4实施例的成组(burst)ROM情况下的DSP/CPU集成芯片的连接图以及时间图。
图11是展示DSP/CPU集成芯片的存储变换的一例的图。
图12A、12B、12C是与直接连接本发明的第5实施例的DRAM情况下的DSP/CPU集成芯片的连接图以及时间图。
图13A和图13B是与本发明的第6实施例中的DSP/CPU集成芯片和I/Q信号用AD/DA变换器的连接图以及时间图。
图14是本发明第6实施例的串行输入输出电路的构成图。
图15A、15B是与本发明的第7实施例中的DSP/CPU集成芯片和I/Q信号用AD/DA变换器的连接图以及时间图。
图16是本发明的第7实施例的串行输入输出电路的构成图。
图17A、17B是与本发明的第8实施例中的DSP/CPU集成芯片和功率放大器控制用DA变换器的连接图以及时间图。
图18是展示在使用DSP和CPU的以往的GSM移动通信终端中的辅助操作的图。
图19是展示在GSM移动通信系统中的功率放大器控制的定时和输出波形的图。
图20A、20B是展示在本发明的第8实施例的功率放大器控制中的辅助操作的图。
图21是具备有本发明的第9实施例的集成ASIC总线接口的DSP/CPU集成芯片构成图。
图22是展示DSP/CPU集成芯片内的CPU的构成的图。
图23是展示说明本发明的第10实施例的C程序的例子的图。
图24是展示与说明本发明的第10实施例的汇编程序有关的硬件的图。
具体实施例方式下面说明作为本发明基础的被密结合的DSP/CPU集成芯片。进而，有关更详细的内容记述在由发明者等递交的在先申请的特愿平7-132906号中。图3展示该被密结合的DSP/CPU集成芯片的例子。在同一图中用虚线包围的DSP/CPU集成芯片300用半导体集成电路制造技术形成在单结晶硅那样的1个半导体基板上。在图3中，展示了虚线包围的DSP/CPU集成芯片300、外部RAM326、外部ROM327、外部地址总线(EA)325以及外部数据总线(ED)324。
DSP/CPU集成芯片300由DSP/CPU密结合集成核心305、内存储器X304、内存储器Y303、集成总线接口318、DMAC(直接存贮器存取控制器)317、集成外围总线接口319、DSP外围电路322以及CPU外围电路323构成。这些构成要素通过3种内存储器用地址总线(X地址总线(XA)302、Y地址总线(YA)301、I地址总线(IA)314)、3种内存储器用数据总线(X数据总线(XD)315、Y数据总线(YD)316、I数据总线(ID)313)、集成外围地址总线(PA)320、集成外围数据总线(PD)321连接。
DSP/CPU密结合集成核心305由CPU核心307和DSP引擎306构成。在CPU307中，命令译码器308、ALU(算术逻辑运算器)309以及寄存器310是主要构成要素。在DSP引擎306中没有命令译码器，包含乘积累加器311在内的运算器和寄存器312成为主要的构成。
CPU核心307从内存储器X304、内存储器Y303或外部RAM326、外部ROM327的某一个读出命令，在命令译码器308中解码并执行。DSP引擎306按照来自CPU核心307的指令动作。即，在执行DSP的命令时，CPU核心307和DSP引擎306连带并行动作。
但是，在此称为DSP的是说在1周期/分支(tap)中可以执行在作为数字信号处理的基本运算的FIR滤波器(Finite ResponseFilter)的能力。一般，为此需要同时满足以下4个条件。即，需要(1)可以在1个周期执行乘积累加运算，(2)可以在1个周期同时从存储器存取2数据，(3)支持没有辅助操作的重复命令，(4)支持模数寻址方式。该DSP功能的详细内容作为公知技术已在比方说Motorola Inc.1990年发行的“DSP56116Digital Signal Processor User’s Manual”上发表。从上述4个条件，不能说简单的乘积累加器和FPU(Floating Point Unit)是这里所说的DSP引擎。
另外，这里所说的CPU是可以高效率地汇编、执行用C语言等的高级语言记述的程序的体系结构的标准的微处理器。例如，在日立制作所平成6年3月发行第3版“日立单片RISC微机SH7032、SH7034硬件手册”中进行了详细叙述。
如上所述，图3的DSP/CPU密结合集成核心305的特征在于具有高效率汇编、执行用C语言等高级语言记述的程序的标准的CPU功能，并且具有可以在1周期/分支执行FIR滤波器的DSP功能，并且可以用单一的命令流控制。另外，该DSP/CPU密结合集成核心305，由于只具有1个系统，因此在作为总线主控看时，命令译码器以及控制系统被集成为1个。即，在悬挂在总线上的外围电路以及存储器靠DSP功能和CPU功能而被共享、集成。另外，执行DSP功能的程序和执行CPU功能的程序双方均被配置在CPU核心307的地址空间内。在图3中展示了通过集成外围总线接口319集成DSP外围电路322和CPU外围电路323的情况。作为DSP外围电路的例子有串行输入输出电路等。作为CPU外围电路323的例子有并行输入输出电路、串行输入输出电路、定时器、AD转换电路等。DSP外围电路322和CPU外围电路323被集成在一起。即，由于处于共同的地址空间，所以可以在DSP功能和CPU功能两方面使用DSP外围电路322和CPU外围电路323。另外，在图3中还展示了通过集成外部总线接口，靠DSP功能和CPU功能共有外部RAM326、外部ROM327的情况。
以下，为了进行比较，图4展示了使用了以往的2个独立的DSP和CPU时的例子。图4是本发明者根据在以往技术中记载的公知例制成的例子，并不是公知例本身。图4由用虚线包围的DSP芯片400、用虚线包围的CPU芯片413、CPU外部RAM430以及CPU外部ROM431构成。当然，在将DSP芯片和CPU芯片简单地集成在1个芯片上时，用虚线包围的2个区域就变为1个集成电路。
CPU芯片413由CPU核心414、内存储器418、CPU外围总线接口421、CPU外部总线接口422、DMAC423、CPU外围电路426、427构成。
这些构成要素通过内部地址总线(IA)419、内部数据总线(ID)420、CPU外围地址总线(PA)424、CPU外围数据总线(PD)425连接。CPU核心将命令译码器415、ALU416以及寄存器417作为主要的构成要素，从内存储器418、CPU外部RAM430或CPU外部ROM431中的某一个读入命令，在命令译码器中解码并执行。CPU外部总线接口422和CPU外部RAM430以及CPU外部ROM431通过外部地址总线(EA)428以及外部数据总线(ED)429连接。DSP芯片400由DSP核心403、DSP内存储器X404、DSP内存储器Y405、DSP外围电路406、CPU/DSP接口电路410、Y地址总线(YA)401、X地址总线(XA)402、X数据总线(XD)411以及Y数据总线(YD)412构成。DSP核心403由包括命令译码器407、乘积累加器408在内的运算器以及寄存器409组成。DSP核心403从DSP内存储器X404或DSP内存储器Y405的某个读入DSP专用命令，在命令译码器407中解码并执行。进而，虽然在图4中未展示，但也有这样的情况，当在DSP中有专用外部存储器时，从这里读入DSP专用命令，在命令译码器407中解码并执行。在图4中，在CPU/DSP接口410上，连接着内部地址总线(IA)419和内部数据总线(ID)420，但当CPU芯片413和DSP芯片400在不同的芯片上构成时，CPU/DSP接口410由外部地址总线(EA)428和外部数据总线(ED)429连接。
当如此简单地在1个芯片上集成DSP芯片和CPU芯片时，各个存储器空间、外围电路全部变为独立的，不能相互存取。
以上，说明了作为本发明基础的密结合后的DSP/CPU集成芯片的特征。接着，用实施例说明使用该密结合后的DSP/CPU集成芯片实现的移动通信终端的特征。
首先，用图5、图2以及图6说明本发明的第1实施例。图5是用密结合后的DSP/CPU集成芯片实现的GSM终端的例子。图5与前面详细叙述过的图2有基本相同的构成。将图2的GSM终端中使用的2个独立的DSP芯片223和CPU芯片227用1个密结合成的DSP/CPU集成芯片置换。图5由以下部分构成DSP/CPU集成芯片500、集成AFE(模拟前端)501、电池510、电池监测电路509、音响器511、高频调制解调电路513、PA(功率放大器)514、天线515、天线共用器(Duplexer)516、LNA(低噪声放大器)517、麦克风518、扬声器519、频率合成器533、系统定时电路520、电压控制系统时钟脉冲523以及连接在集成化的外部总线526上的集成化的模块527～531。
集成化的模块由DSP/CPU共用外部RAM527、DSP/CPU共用外部ROM528、LCD529、SIM530以及键盘531构成。DSP/CPU集成芯片500与图3的DSP/CPU集成芯片300相同。在集成AFE501(模拟前端)中包含电池监测用AD转换器502、音响器(Sounder)用DA转换器503、PA用DA转换器504、IQ用AD/DA转换器505、声音用AD/DA转换器506、AFC用DA转换器507。
电池510、电池监测电路509、音响器511、驱动电路Driver、高频调制解调电路513、PA(功率放大器)514、天线515、天线共用器(Duplexer)516、LNA(低噪声放大器)517、麦克风518、放大器Amp、驱动电路Dri、扬声器519、高频正弦波532、频率合成器533、系统定时电路520、系统定时信号521和541、信号线522、电压控制系统时钟脉冲523、电池监测用AD转换器502、音响器(Sounder)用DA转换器503、PA用DA转换器504、IQ用AD/DA转换器505、AGC用DA转换器506、声音用AD/DA转换器507、AFC用DA转换器508、LCD529、SIM530以及键盘531，分别相当于图2的电池234、电池监测电路233、音响器230、驱动电路Driver、高频调制解调电路210、PA(功率放大器)212、天线213、天线共用器(Duplexer)214、LNA(低噪声放大器)215、麦克风208、放大器Amp、驱动电路Dri、扬声器209、频率合成器216、系统定时电路219、系统定时信号220和241、信号线218、电压控制系统时钟脉冲221、电池监测用AD转换器232、音响器(Sounder)用DA转换器231、PA用DA转换器203、IQ用AD/DA转换器204、AGC用DA转换器205、声音用AD/DA转换器206、AFC用DA转换器207、LCD237、SIM236以及键盘235，并且功能和动作相同。由于与前面叙述的图2的功能以及动作相同，因此，省略图5的功能以及动作的说明。在集成外部总线526上，连接有外部RAM527以及外部ROM528，CPU功能以及DSP两者可以存取。
另外，在图6中详细地展示DSP/CPU集成芯片和内存储器和外部存储器的关系。在图6中，DSP/CPU集成芯片600、外部ROM611以及外部RAM612通过外部地址总线609和外部数据总线610连接。另外，在DSP/CPU集成芯片600的内部，DSP/CPU密结合核心601、内部ROM602、内部RAM603以及集成外部总线接口606通过内部数据总线604和内部地址总线连接情况在图6中也已示出。由于DSP/CPU密结合核心601被作为1个总线主控集成，因此，DSP功能和CPU功能的两者可以任意存取内部ROM602、内部RAM603、外部ROM611以及外部RAM612的某一个就成为本构成的一个重要特征。由于有该构成，可以特别有效地充分利用宝贵的内存储器。
进而，由于DSP/CPU集成芯片600与图3的DSP/CPU集成芯片300以及图5的DSP/CPU集成芯片500相同，故而省略了与说明无关的部分。由此，DSP/CPU密结合核心610相当于DSP/CPU密结合核心305，内部总线604相当于内存储器用数据总线ID313，内部总线605相当于内存储器用地址总线605，集成外部总线接口606相当于集成外部总线接口318。但是，内部ROM602和内部RAM603，分别对应于内存储器X304以及内存储器Y303的ROM部分以及RAM部分。
外部地址总线609相当于外部地址总线(EA)325，外部数据总线610相当于外部数据总线(ED)324，外部ROM611相当于外部ROM327以及外部ROM528，外部RAM612相当于外部RAM326以及外部RAM527。另外，外部总线526包含外部地址总线609以及外部数据总线610两方面。
以上，如图5和图6所示，由于在本发明的第1实施例中外部RAM/ROM在DSP/CPU中被完全共用化，因此，不需要在以往例的图2中的DSP专用的外部总线240、外部RAM200以及外部ROM201。另外，DSP芯片223和CPU芯片227之间的信号HIF224以及INT226也不需要了。即，因为集成化可以减少总线、信号线以及存储器芯片的个数，所以在移动通信终端中，可以实现低成本、低电力消耗、小尺寸。
以下，用图5、图7以及图6说明本发明的第2实施例。第2实施例是将第1实施例的DSP/CPU集成芯片的内部RAM置换成超高速缓冲存储器，谋求外部存储器存取的高速化。
在以往独立的DSP芯片中，可以直接连接的外部存储器限于SRAM(Static RAM)和ROM。DRAM和具有高速存取方式的RAM/ROM不能直接连接。另外，可以存取的数据大小被限制在16位，不能进行字节(8位)存取和长字(32位)存取等。这是因为在移动通信终端中使用的DSP芯片中，命令长和数据长都被固定在16位的缘故。也就是说因为在适用DSP的声音编码、通信链路编码以及调制解调处理中，命令长和数据长都是16位。由于将可以存取的数据大小限定在16位，因此外部存储器存取的控制简单，如果使用充分高速的存储器，则还可以在1周期中执行外部存取。
另一方面，在以往独立的CPU芯片中，可以直接连接包含DRAM和具有高速存取方式的RAM/ROM的各种各样的外部存储器。这样的技术记载于比方说日立制作所平成6年3月发行第3版上的“日立单片RISC微机SH7032、SH7034计算机硬件手册”中。另外，在这样的CPU芯片中，支持字节(8位)存取、短字(16位)存取以及长字(32位)存取的全部是常识。这是高效率地执行用C语言等的高级语言写成的程序所不可缺少的。但是，相反，外部存储器存取的控制变得复杂，在外部存取中即使最低也需要3周期以上。
如上所叙述的那样，以往的DSP芯片和CPU芯片保持有与各个应用相适应的不同的外部存储接口。如本发明那样，希望在集成DSP功能和CPU功能的情况下，使用以往的CPU型的外部存储接口。但是，这对于DSP功能将产生外部存取缓慢的问题。
因此，在第2实施例中，将第1实施例的DSP/CPU集成芯片的内部RAM置换成超高速缓冲存储器，从而谋求外部存储器存取的高速化。在图7中详细展示将图6的内部RAM置换成超高速缓冲存储器时的DSP/CPU集成芯片和超高速缓冲存储器(内部存储器)和外部存储器的关系。
在图7中，DSP/CPU集成芯片700、外部ROM713以及外部RAM714通过外部地址总线711和外部数据总线712连接。另外，图中还示出了在DSP/CPU集成芯片700的内部，DSP/CPU密结合核心701、内部ROM702、超高速缓冲存储器(内部RAM)704、DMAC705以及集成外部总线接口708通过内部数据总线706和内部地址总线707连接的情况。除了代替图6的内部RAM704，在DSP/CPU集成芯片中内置了超高速缓冲存储器(内部RAM)704和超高速控制器703以外，与图6相同。进而，在图7中展示了DMAC705，而在图6中没有DMAC。这只是因为在图6的说明中不需要而省略的，在图3中，DMAC317如图所示，在DSP/CPU集成芯片中内置了DMAC。但是，超高速控制器703和DMAC705的连接关系只适用于图7。
如果DSP/CPU密结合核心701靠超高速缓冲存储器功能存取被保持的地址，则如下那样进行。首先，超高速缓冲存储器704检测在超高速缓冲存储器704内是否有该地址的数据，如果有，则存取超高速缓冲存储器704内的该数据。如果没有，则超高速缓冲存储器704通知超高速控制器703，超高速控制器703起动DMAC705，从外部存储器713、714中将包含该地址的附近的数据个数(500B～1kB左右居多)读入超高速缓冲存储器704内，提供给DSP/CPU密结合核心701。
在程序和数据等的参照中也存在局限性。也就是说，在参照某个地址时，接着参照其附近的地址的可能性非常大。因而，如果使用采用了上述的超高速缓冲存储器的结构，则以和内部存储器同样的速率平均地存取外部附设存储器713、714。这样的超高速缓冲存储器刊载于(比方说)日立制作所平成6年9月发行第1版上的“SupperRISC engie SH7604硬件手册”。但是，刊载于上述手册中的微处理器等的超高速缓冲存储器，当在超高速缓冲存储器内没有适合的数据时(未选中(miss hit)时)，从外部存储器读出的数据量小于等于在超高速缓冲存储器的1行的容量16B(字节)。
这样，通过将DSP/CPU集成芯片的内部RAM置换成超高速缓冲存储器，就可以解决对于DSP来说外部存取缓慢的问题。
下面，用图5、图6、图8以及图9说明本发明的第3实施例。在第3实施例中，是通过考虑存储器的分配解决对于DSP功能来说外部存取缓慢的问题。
图6详细地展示了图5的移动通信终端中的DSP/CPU集成芯片和内部存储器和外部存储器的关系。如用图6已经说明过的那样，由于DSP/CPU密结合核心601被作为1个总线主控集成，因此DSP功能和CPU功能两者还可以任意存取内部ROM602、内部RAM603、外部ROM611以及外部RAM612。即，内部存储器和外部存储器完全没有DSP用或CPU用的区别，变为完全共用的资源。
但是，在考虑到适用于移动通信终端时，内部存储器和外部存储器的有意识地灵活运用变得很重要。图8展示灵活运用的一例。在图8中示出了DSP/CPU集成芯片800、内部ROM801、内部RAM802、外部ROM803以及外部RAM804。它们与图6的DSP/CPU集成芯片600、内部ROM602、内部RAM603、外部ROM611以及外部RAM612对应。在图8的存储器配置中，将使用了声音编码/译码、通信链路编码译码及以后的调制解调等的DSP功能的程序和固定数据配置在内部ROM801中，将使用了称为系统控制、通信协议、用户接口的CPU功能的程序和其使用的数据配置在外部ROM803中。
通过采取这样的程序配置，DSP可以不需要存取外部存储器，从而克服了以往的问题。
但是，还应考虑有使用了DSP功能的程序和固定数据不能存储在内部ROM801中即位数过多的情况。这种情况下，图9所示的存储器分配就很有效。在图9中示出了DSP/CPU集成芯片900、内部ROM901、内部RAM902、外部ROM903以及外部RAM904。它们对应于图6的DSP/CPU集成芯片600、内部ROM602、内部RAM603、外部ROM611以及外部RAM612。图9的存储器配置基本上与图8的分配相同。不同的是，在图9中，在使用了声音编码/译码、通信链路编码译码及以后的调制解调等的DSP功能的程序和固定数据中，将不需要高速存取的部分配置成外部ROM903。
例如，在声音编码中，检索10千字节左右的大编码表。这时，应该从编码表中读出每个编码并进行处理，但是也有每一编码需要数百周期的情况。因此，将该10千字节左右的大编码表置于外部存储器，在存取中即使需要数周期也不过是百分之几的辅助操作。另外，即使是使用了声音编码/译码、通信链路编码译码及以后的调制解调等的DSP功能的程序，也包含全部不是乘积累加运算，而使用了被称为内务工作处理的与CPU接近的功能的程序。这样处理的部分一般处理量少，程序规模大。最好将这样的程序部分配置在外部ROM903中。
如图9所示，在使用了DSP功能的程序和固定数据中，通过将不需要高速存取的部分配置在外部ROM中，就可以解决对于DSP功能来说外部存储器存取缓慢的问题。
下面，用图5、图10A、10B以及图11说明本发明的第4实施例。第4实施例是作为第1、第2实施例的DSP/CPU集成芯片的外部存储器与支持在以往DSP中不使用的高速存取方式的存储器直接连接的例子。
虽然是支持高速存取方式的存储器，但种类却有很多，在此为了具体地进行说明，采取直接连接成组ROM的例子。但是，本发明不限于成组ROM，而包含所有支持高速存取方式的存储器(同步DRAM、同步SRAM等)。另外，在图10A中，设置有外部地址20位、外部数据8位，而这也是为了具体地进行说明而使用的，本发明适用于所有的外部地址的位宽和所有的外部数据的位宽。
图10A详细展示了连接图5的移动通信终端中的DSP/CPU集成芯片和外部成组ROM的情况。在图10A中，DSP/CPU集成芯片1000和外部成组ROM1009通过集成外部地址总线1007、数据总线1008直接连接。它们相当于图6的DSP/CPU集成芯片600、外部ROM611、外部地址总线609以及数据总线610。在DSP/CPU集成芯片1000的内部，展示了DSP/CPU密结合核心1001、内部ROM1002、内部RAM1003以及集成外部总线接口1006通过内部数据总线1004和内部地址总线1005连接的连接图。它们相当于图6的DSP/CPU密结合核心601、内部ROM602、内部RAM603、集成外部总线接口606、内部数据总线604以及内部地址总线605。在由DSP/CPU集成芯片1000控制外部成组ROM1009的信号中，有芯片选择信号(/CS2)1010和引导信号(/RD)1011。这些信号被输入成组ROM1009的芯片激励端子(/CE)和允许输出端子(/OE)。另外，图10B展示了DSP/CPU集成芯片1000和外部成组ROM1009之间的信号的时间图。
图11展示DSP/CPU集成芯片的存储映射的一例1100。在该存储映射1100中，在芯片选择(/CS2)的空间上可以直接连接成组ROM。即，如果图10A的DSP/CPU密结合核心1001存取该芯片选择(/CS2)的空间，则芯片选择(/CS2)1010成为激活变低(low)，引导信号(/RD)1011进行时间图所示的动作。
当在成组ROM中存取连续的4个数据时，在最初的第1数据的存取中有若干的辅助操作后的剩余的3数据可以高速地存取。用图10B说明该过程。在芯片选择信号(/CS2)1010变为低，成组ROM1009变为激活后，用地址的上位位A2～A19(除了下位2位)，在成组ROM内部被存取一次连续的4个数据。其后，用地址的下位2位A0、A1顺序地将存取的4个数据读出到成组ROM外部。被读出的数据在引导信号(/RD)1011上升界限中读入到DSP/CPU集成芯片1000。
在图10B的例子中，最初的数据读出需要6周期。这是因为包含有在成组ROM内部一次存取前面所述的连续的4个数据的时间的缘故。但是，接着的3个数据在1周期中读出。因此，执行的存储周期变为(6+1×3)/4＝2.25周期。因此与在普通的外接ROM中需要3周期相比还快25％。
通过直接连接支持这样的高速存取方式的存储器也可以解决对于DSP功能来说外部存储器存取缓慢的问题。另外，如果组合该第4实施例和使用了超高速缓冲存储器的第2实施例，则可以削减超高速缓冲存储器未选中时的辅助操作。
下面，用图5、图12A、12B、12C以及图11说明本发明第5实施例。第5实施例是作为第1、第2实施例的DSP/CPU集成芯片的外部存储器直接连接在以往的DSP中不使用的DRAM的例子。
图12A展示了作为外部RAM的1个直接连接DRAM(动态RAM)，在移动通信终端上附加新的附加值的例子。图12A详细地展示了在图5的移动通信终端中连接DSP/CPU集成芯片和外部DRAM的情况。在图12A中，DSP/CPU集成芯片1200和外部DRAM1209通过集成外部地址总线1207、数据总线1208连接。它们相当于图6的DSP/CPU集成芯片600、外部RAM612、外部地址总线609以及数据总线610。图12A展示了在DSP/CPU集成芯片1200的内部，DSP/CPU密结合核心1201、内部ROM1202、内部RAM1203以及集成外部总线接口1206通过内部数据总线1204和内部地址总线1205连接的情况。它们相当于图6的DSP/CPU密结合核心601、内部ROM602、内部RAM603、集成外部总线接口606、内部数据总线604以及内部地址总线605。在由DSP/CPU集成芯片1200控制外部DRAM1209的信号中有行地址选择信号(/RAS)1210、列地址选择信号(/CAS)1211和写信号(/WR)1212。这些信号被输入外部DRAM1209对应的端子。另外在图12B、12C中展示了DSP/CPU集成芯片1200和外部DRAM1209之间的信号的时间图。
图11展示DSP/CPU集成芯片的存储映射的一例1100。在该存储映射1100中，可以在芯片选择(/CS3)的空间直接连接DRAM。即，如果图12A的DSP/CPU密结合核心1201存取该芯片选择(/CS3)的空间，则行地址选择信号(/RAS)1210、列地址选择信号(/CAS)1211和写信号(/WR)1212进行图12B、图12C的时间图所示的动作。
在本发明中，可以由DSP功能直接存取如此直接连接的大容量的DRAM。在图5所示的移动通信终端中，可以预先追加如自动应答功能那样的附加功能。在移动通信终端中，由于通话的声音数据被压缩至4kb/s～13kb/s，所以如图12A所示，例如在使用1个4Mb的DRAM芯片时，可以存储5～17分钟的声音。
以下，用图5、图13A、13B以及图14说明本发明的第6实施例。第6实施例是谋求第1实施例的集成外围电路的数据转移的高速化的例子。
在以往独立的DSP芯片中，外围电路数量和种类都少，被直接连接在内部数据总线上，因此可以进行数据的高速转移。另一方面，在以往独立的CPU芯片中，外围电路数量多且种类多。但是，另一方面，因为需要通过外围电路接口，所以数据传送速率降低。
在本发明的DSP/CPU集成芯片中，DSP功能用的外围电路通过CPU功能的外围电路和集成外围电路接口连接，因此，也存在DSP功能用的外围电路的数据转移缓慢的情况。
因此，在第6实施例中通过并行地传送多个取样，谋求第1实施例的集成外围电路的高速数据转移。
图13是详细展示图5的移动通信终端中的DSP/CPU集成芯片1300和集成基带AFE1313连接的图。它们对应于图5的DSP/CPU集成芯片500和集成AFE501。在图13A中只着重展示了与高频调制解调的数据交换有关的数据转移部分。
在DSP/CPU集成芯片1300中，串行输入输出电路(SIO1)1301、串行输入输出电路(SIO2)1302以及集成外围总线1303相关联。它们对应于图3的DSP外围电路322以及集成外围地址总线(PA)320和集成外围数据总线(PD)321。在图13A中，串行输入输出电路(SIO1)1301同时被用于输入输出，而串行输入输出电路(SIO2)1302只使用输入功能。即，DSP/CPU集成芯片1300对于集成基带AFE1313来说是1输出2输入的结构。
在集成基带AFE1313中，串行接口1319、GMSK(GaussianMinimum Sift Keying)调制器1316、I信号用DA转换器1318、Q信号用DA转换器1317、I信号用AD转换器1315、Q信号用AD转换器1314是与本实施例有关的要素。高频调制解调器和集成基带AFE1313用作为模拟信号的I信号和Q信号进行交换。
DSP/CPU集成芯片1300和集成基带AFE1313通过信号线TXD1(1304)、STS1(1305)、STCK1(1311)、RXD1(1306)、SRS1(1310)、SRCK1(1311)、RDX2(1309)、SRS2(1308)以及SRCK2(1311)连接。在图13B中展示了这些信号线的时间图。另外，图13A的信号线1311和信号线1312的信号从图5的系统定时电路520提供。信号线1312被用于控制串行接口1319。信号线1311是数据转移用的基准时钟脉冲，提供给DSP/CPU集成芯片1300和集成基带AFE1313两者。
以下详细说明转移。首先，考虑从DSP/CPU集成芯片1300转移数据至集成基带AFE1313。这时，被使用的信号线是TXD1(1304)、STS1(1305)以及STCK1(1311)这3条。STCK1如上所述那样是从图5的系统定时电路520提供的数据转移用的基准时钟脉冲。在此，与基准时钟脉冲同步地以一次1位转移16位的数字数据。当然可以用同样的方式转移任意位的数据。TXD1(1304)是转移用的1位数据总线。STS1(1305)是帧同步信号线，从该信号作为脉冲输出后接着的时钟脉冲到16时钟脉冲期间，将数据从每次1位顺序地输出到TXD1(1304)上。此时的定时展示于图13B。从STS1(1305)的脉冲输出后的接着的时钟脉冲开始，16位的数据D15～D0从最上位位D15开始顺序在每1时钟脉冲将每一位输出到TXD1(1304)上。
以下考虑DSP/CPU集成芯片1300从集成基带AFE1313接受数据的情况。由于接受I信号和Q信号2个信号数据，所以首先考虑从I信号。此时，被使用的信号线是RXD1(1306)、SRS1(1310)以及SRCK1(1311)这3条。SRCK1(1311)如上所述是从图5的系统定时电路520提供的数据转移用基准时钟脉冲。在此同样也是将与该基准时钟脉冲同步地以每次1位转移16位的数字数据。当然可以用同样的方式转移任意位的数据。RXD1(1306)是接受信号用的1位数据总线。SRS1(1310)是帧同步信号线，在该信号作为脉冲被输入到DSP/CPU集成芯片1300中的接着的时钟脉冲开始至16时钟脉冲之间，某个数据以每次1位顺序被输入RXD1(1304)上。此时的定时也展示在图13B中。从SRS1(1306)的脉冲输入后的接着的时钟脉冲开始，16位的数据D15～D0从最上位位D15开始顺序的在每1时钟脉冲以每次1位从RXD1(1304)输入。Q信号的接受过程也和I信号的接受完全相同。不同之处在于，I信号接受在串行输入输出电路(SIO1)1301中进行，Q信号在串行输入输出电路(SIO2)1302中接受。
以下，用图8详细说明图13A中的串行输入输出电路(SIO1)1301和串行输入输出电路(SIO2)1302。图14展示了与DSP/CPU集成芯片内的本实施例有关的部分。串行输入输出电路(SIO1)1301与串行输入输出电路(SIO1)1424对应，串行输入输出电路(SIO2)1302与串行输入输出电路(SIO2)1420对应。
图14由DSP/CPU密结合核心1400、内部存储器X1401、内部存储器Y1402、集成外围总线接口1406、DMAC1405、串行输入输出电路(SIO1)1424、串行输入输出电路(SIO2)1420以及“与”电路1429构成。DSP/CPU密结合核心1400、内部存储器X1401、内部存储器Y1402、集成外围总线接口1406以及DMAC1405通过内部地址总线(IA)1403和内部数据总线(ID)(32位)1404连接，串行输入输出电路(SIO1)1424和串行输入输出电路(SIO2)1420通过集成外围总线1407、1408、1409连接在集成外围总线接口1406。
集成外围总线由地址总线(PA)1407和32位数据总线(PD)构成，PD总线由上位16位PD(31-16)1408和下位16位PD(15-0)1409构成。在图14中，串行输入输出电路(SIO1)1424连接在集成外围数据总线的上位16位PD(31-16)1408上，串行输入输出电路(SIO2)1420连接在集成外围数据总线的下位16位PD(15-0)1409上。虽然图中未示出，但是地址总线(PA)1407连接在串行输入输出电路(SIO1)1424和串行输入输出电路(SIO2)1420上。
串行输入输出电路(SIO1)1424由16位的数据转移用数据寄存器(TRD1)1427、16位的数据接收用数据寄存器(RDR1)1428、并行/串行转换器1425、串行/并行转换器1426以及控制电路1423构成。图中还展示了和芯片外部进行数据交换的6条(发送接收各3条)的信号线类RXD1(1430)、SRCK1(1432)、SRS1(1433)、TXD1(1434)、STS1(1435)、STCK1(1436)。这些信号线对应于图13A的RXD1(1306)、SRCK1(1311)、SRS1(1310)、TXD1(1304)、STS1(1305)、STCK1(1311)。这些信号线已经在前面用图13A进行了详细说明。
串行输入输出电路(SIO2)1420由16位的数据传送用数据寄存器(TDR2)1415、16位的数据接收用数据寄存器(RDR2)1416、并行/串行转换器1417、串行/并行转换器1418以及控制电路1419构成。图中还展示了与芯片外部进行数据交换的6条(发送接收各3条)的信号线类TXD2(1431)、SRCK2(1437)、SRS2(1438)、RXD2(1439)。在这些信号线中，SRCK2(1437)、SRS2(1438)、RXD2(1439)对应于图13A的SRCK2(1307)、SRS2(1308)、RXD2(1309)。这些信号线也在前面用图13A进行了详细说明。但是，在图13A中，该串行输入输出电路(SIO2)1420只用于接收信号。因此，在这些信号线中发送用的3条TXD2(1431)、STS2(1440)、STCK2(1441)未展示在图13A中。
首先，用串行输入输出电路(SIO1)1424说明发送数据的情况。16位发送数据通过集成外围数据总线的上位16位PD(31-16)1408将1424输入到数据发送用数据寄存器(TDR1)1427。而后，经过并行/串行转换器1425以每次1位输出到1位数据总线TDX1(1434)上。输出的周期和定时使用信号线STS1(1435)和STCK1(1436)由控制电路1423控制。
接着，说明通过32位总线并行转移在串行输入输出电路(SIO1)1424和串行输入输出电路(SIO2)1420中接收到的2个16位数据的情况。在串行输入输出电路(SIO1)1424中，从RDX1(1430)以每次1位输入接收数据。输入的周期和定时使用信号线SRS1(1433)和SRCK1(1432)由控制电路1423控制。被输入的位列通过串行/并行转换器1426变换成16位的并行数据，输入到接收用数据寄存器1428。在接收用数据寄存器1428中输入接收数据，如果转移准备就绪，则控制电路1423将向DMAC传送的中断信号(INT)1422设置为激活状态。
另一方面，在串行输入输出电路(SIO2)1420中，接收数据以每次1位从RDX2(1439)输入。输入的周期和定时使用信号线SRS2(1438)和SRCK2(1437)由控制电路1419控制。被输入的位列通过串行/并行转换器1418置换成16位的并行数据后，输入到接收用数据寄存器(RDR2)1416。接收数据被输入接收用数据寄存器(RDR2)1426后，如果转移的准备就绪，则控制电路1419将向DMAC传送的中断信号(INT)1421设置为激活状态。“与”电路1429取中断信号(INT)1422和中断信号(INT)1421的逻辑积，在DMAC1405中挂上中断。即，在DMAC1405挂上中断时刻，在2个16位接收用数据寄存器RDR1(1428)和RDR2(1416)中准备应该转移的数据。DMAC将2个16位接收数据作为1个32位数据处理，通过32位集成外围数据总线1408、1409和32位的内部数据总线1404就可以转移到内部存储器X1401或内部存储器Y1402。
如果使用第6实施例，则与每次转移1个16位的数据相比，可以使串行输入输出电路的输出速率增加2倍，可以解决DSP功能用的外围电路的数据传送缓慢的问题。
用图5、图15A、图15B以及图16说明本发明的第7实施例。第7实施例是第6实施例的变形例。在第6实施例中为了接收2个信号使用了2个串行输入输出电路。在第7实施例中，由于多重分时2个接收信号，只使用1个串行输出电路。
图15A是详细展示在图5的移动通信终端中DSP/CPU集成芯片1500和集成基带AFE1511连接关系的图。它们对应于图5的DSP/CPU集成芯片100和集成AFE501。图15A也只展示了与高频调制解调器的数据交换有关的数据转移的部分。
在DSP/CPU集成芯片1500内，串行输入输出电路SIO1 1150以及集成外围总线1501相关联。它们对应于图3的DSP用外围电路422以及集成用地址总线(PA)320和集成用数据总线(PD)321。在图15A中，串行输入输出电路SIO1 1502同时被用于输入输出。DSP/CPU集成芯片1500的构成是对于集成基带AFE1511为1输出2输入。
在集成基带AFE1511中，串行接口1505、GMSK(GaussianMinimum Shift Keying)调制器1514、I信号用DA转换器1516、Q信号用DA转换器1515、I信号用AD转换器1513、Q信号用AD转换器1512是与本实施例有关的要素。高频调制解调器和集成基带AFE1511用作为模拟信号的I信号和Q信号进行交换。
DSP/CPU集成芯片1500和集成基带AFE1511通过信号线TXD1(1503)、STS1(1504)、STCK1(1509)、RXD1(1508)、SRS1(1507)、SRCK1(1509)以及IQFLAG(1506)连接。在图15B中展示了这些信号线的时间图。另外，图15A的信号线1509和信号线1510的信号从图5的系统定时电路520提供。信号线1510用于控制串行接口1505。信号线1509是数据转移用的基准时钟脉冲，被提供给DSP/CPU集成芯片1500和集成基带AFE1511两者。
下面详细说明转移。因为从DSP/CPU芯片1500向集成基带AFE1511转移数据的情况与图13A的例子完全相同，所以省略说明。
下面考虑DSP/CPU集成芯片1500从集成基带AFE1511接收数据的情况。虽然接收I信号和Q信号2个信号数据，但在图15A中是多重分时这2个信号。此时使用的信号线是RXD1(1508)、SRS1(1507)、SRCK1(1509)以及IQFLAG(1506)4条。SRCK1 1509如上所述是从图5的系统定时电路520提供的数据转移用的基准时钟脉冲。这种情况下也是与该基准时钟脉冲同步地以每次1位传送16位的数字数据。当然也可以用同样的图式转移任意位的数据。RXD1(1508)是接收用的1位数据总线。SRS1(1507)是帧同步信号线，在从该信号作为脉冲输入到DSP/CPU集成芯片1500后接着的时钟脉冲开始至16时钟脉冲期间，将某个数据以每次1位顺序输入RXD1(1508)。
此时的定时也展示在图15B中。在时间图中展示了最初输入I信号，接着输入Q信号的情况。首先，从SRS1(1507)的最初的脉冲输入后接着的时钟脉冲开始，16位的数据I15～I0从最上位I15开始顺序在每1时钟脉冲以每次1位从RXD1(1508)输入。而后，从SRS1(1507)的第2个脉冲输入后接着的时钟脉冲开始，16位的数据Q15～Q0从最上位位Q15开始顺序在每1时钟脉冲以每次1位从RXD1(1508)输入。为了识别在RXD1(1508)中转移的数据，使用IQFLAG(1506)。在图15A中，在I信号转移期间，IQFLAG(1506)变为高电平。
接着用图16详细说明图15A中的串行输入输出电路(SIO1)1502。在图16中展示了与DSP/CPU集成芯片内的本实施例有关的部分。串行输入输出电路(SIO1)1502对应于串行输入输出电路(SIO1)1631。
图16由DSP/CPU密结合核心1600、内部存储器X1601、内部存储器Y1602、集成外围总线接口1606、DMAC1605以及串行输入输出电路SIO1 1631构成。DSP/CPU密结合核心1600、内部存储器X1601、内部存储器Y1602、集成外围总线接口1606以及DMAC1605通过内部地址总线(IA)1603和内部数据总线(ID)(32位)1604连接，串行输入输出电路(SIO1)1631通过集成外围总线1607、1608、1609与集成外围总线接口1606连接。集成外围总线由地址总线(PA)1607和32位数据总线(PD)组成，PD总线由上位16位PD(31-16)1608和下位16位PD(15-0)1609组成。
串行输入输出电路(SIO1)1631由2个16位的数据发送用数据寄存器TDRU(1629)和TDRL(1630)、2个16位数据接收用数据寄存器RDRU(1614)和RDRL(1615)、2个多路变换器(MUL)1628和1616、并行/串行变换器1627、串行/并行变换器1617以及控制电路1619构成。数据发送用数据寄存器(TDRU)1629和数据接收用数据寄存器(RDRU)1614被连接在集成外围数据总线的上位16位PD(31-16)1608，数据发送用数据寄存器(TDRL)1630和数据接收用数据寄存器(RDRL)1615被连接在集成外围数据总线的下位16位PD(15-0)1609。还展示了与芯片外部进行信息交换的7条(发送用3条SRS1(1625)、STCK1(1624)、TDX1(1626)，接收用3条SRS1(1620)、SRCK1(1621)、RXD1(1623)以及IQFLAG(1622))信号线种类。这些信号线已在前面用图15详细说明过。
首先说明用串行输入输出电路(SIO1)1631发送数据的情况。开始，2个16位发送数据通过32位的集成外围数据总线PD(31-0)输入到2个16位数据发送用数据寄存器TDRU(1629)和TDRL(1630)。在TDRU(1629)上通过上位16位PD(31-16)1608输入，在TDRL(1630)上通过下位16位PD(15-0)1609输入。接着，在电路变换器1628中选择发送2个发送用数据寄存器的哪个寄存器中的数据。选择出的16位的数据通过并行/串行变换器1627以一次1位输出到1位数据总线TDX1(1626)上。输出周期和定时使用信号线STS1(1625)、STCK1(1624)，由控制电路1619控制。
接着说明通过32位总线并行转移在输入输出电路(SIO1)1631中接收的2个16位数据(I型号数据和Q型号数据)的情况。在串行输入输出电路(SIO1)1613中，接收数据从(RDX1)1623以每次一位输入。输入的周期和定时使用信号线SRS1(1620)和SRCK1(1621)由控制电路1619控制。被输入的位列通过串行/并行变换器1617变换成16位并行数据，输入到2个接收用数据寄存器的某个中。输入到哪个寄存器由多路变换器(MUL)1616选择。切换多路变换器(MUL)1616的控制信号根据IQFLAG(1622)由控制电路1619生成。因此，例如I信号数据被输入到RDRU(1614)，Q信号数据被输入到RDRL(1615)。
当接收数据被输入到2个接收用数据寄存器RDRU(1614)和RDRL(1615)中，且转移准备就绪时，控制电路1619将激活的中断信号(INT)1618发送到DMAC(1605)，使DMAC中断。DMAC将2个16位接收数据作为1个32位数据处理，通过32位集成外围数据总线1608、1609和32位的内部数据总线1604就可以将其转移到内部存储器X(1601)或内部存储器Y(1602)。
如果使用第7实施例，则与每次转移1个16位数据相比，可以使串行输入输出电路的转移速率提高2倍，可以解决DSP功能用的外围电路的数据转移缓慢的问题。
下面，用图5、图2、图17A和17B、图18、图19以及图20A和20B说明本发明的第8实施例。在图2所示的以往例的GSM移动通信终端中有DSP和CPU之间的通信辅助操作，因此系统构成上的效率成为问题。本实施例是展示在第1实施例的构成中由于集成了DSP功能和CPU功能，所以没有该辅助操作，可以高效率地构成移动通信终端的例子。
在本实施例中，作为具体例举出RF部分的功率放大器控制的情况。在图5和图2所示的GSM移动通信终端中赋予了这样的义务，即根据来自基地台的指令进行RF部分的功率放大器的输出控制。在进行该功率放大器控制的情况下，在以往的构成中，在DSP和CPU之间频繁地产生通信辅助操作。
首先，用图1和图8说明该辅助操作个概略。已经用图1说明过移动通信系统的通信终端一侧的处理。
图18展示了该处理在本发明和以往例中是怎样实现的。在使用独立的2个DSP和CPU的以往例中，用户接口处理、系统控制以及通信协议处理在CPU芯片中实现，声音编码译码处理、通信链路编码译码以及调制解调处理等在DSP芯片中实现。为了和基地台发送接收数据，需要使用在DSP芯片中实现的通信链路编码译码以及调制解调处理。为此，由于产生和基地台交换与通信协议处理有关的数据的需要，所以每次都需要CPU芯片和DSP芯片的通信。这样的通信辅助操作被图示于在图18的以往例中。
另外，在RF部分的功率放大器的输出控制的情况下，在CPU芯片中执行的通信协议处理程序需要在图2的功率放大器PA控制用DA变换器203中存取。但是，物理地将该PA控制用DA变换器203连接在DSP芯片，由于仍然产生以上的需要，所以每次CPU芯片都需要与DSP芯片通信。
但是，在本发明中，用户接口处理、系统控制以及通信链路通信协议处理、声音编码译码处理、通信链路编码译码以及调制解调处理等所有的数字处理都在DSP/CPU集成芯片中实现。因此，如图18所示，CPU芯片完全没有DSP芯片之间的辅助操作，可以高效率地构成系统。
在图20A、20B中，更详细地说明有关该辅助操作。在图5和图2所示的GSM移动通信终端中，首先从基地台传送来RF部分的功率放大器输出控制的指令数据。
在图20A的以往例中，该接收数据被送到DSP芯片。在图20A中，以后的处理以流程图展示。
首先，DSP芯片对接收数据实施译码处理、通信链路译码处理。接着，DSP芯片为了将传送来的数据送交通信协议处理，将其插入到CPU芯片。被插入的CPU芯片此时暂时停止执行着的程序，退避内部状态，从DSP芯片取得接收数据。其后，CPU芯片执行通信协议处理程序解读控制数据，知道功率放大器的输出控制的指令，取出控制数据。而后CPU芯片为了存取连接在DSP芯片上的功率放大器PA控制用DA变换器而插入到DSP芯片。被插入的DSP芯片此时暂时停止执行着的程序，退避内部状态，从CPU芯片取得驱动PA控制用DA变换器的指令和控制数据。而后，DSP芯片驱动内置PA控制用DA变换器的模拟前端AFE用的DSP外围电路，进行功率放大器的输出控制。以上是以往例中的处理流程。用阴影表示辅助操作的部分。
于此相反，在图20B的流程图中所示的使用DSP/CPU集成芯片的本发明中完全不需要该辅助操作部分。这是由于DSP功能和CPU功能被集成而不需要DSP处理和CPU处理间的通信，以及因DSP和CPU的外围电路被集成而可以从CPU功能直接存取DSP用外围电路的缘故。
以下用图17A和图19详细说明从该CPU功能直接存取DSP用外围电路。即，详细地说明在CPU中执行的通信协议处理程序直接存取功率放大器PA控制用DA变换器的例子。
图17A放大图5的通信终端的DSP/CPU集成芯片500和功率放大器PA控制用DA变换器504的接合部分，并只展示有关的部分。在DSP/CPU集成芯片1712内，串行输入输出电路SIO1713、BIT I/O电路1714以及集成外围总线相关联。在集成基带AFE1700中，串行接口1701、电源斜坡RAM1703、PA控制信号用DA变换器1502是与本实施例有关的要素。电源斜坡RAM1703将输出波形作为采样数据内置。图17A是采样数是6个的情况，当然多少都可以。用内置的6个数据表示的波形的一例1704也展示在图15A中。集成基带AFE1700用作为模拟信号的PA控制信号控制功率放大器。在由转移起动信号1706指定的定时，内置在电源斜坡RAM1703中的输出波形被作为PA控制信号变换为模拟信号输出。
图19展示用图17A的转移起动信号1706指定的定时和要求的功率放大器的输出波形。GSM通信系统是1帧(4.615ms)由8个时隙(577us)构成的分时系统。发送在1帧(8时隙)中的1时隙期间起动。因此，用图19的Tx所示的定时变为用图17A的转移起动信号1706指定的定时。顺便说一下，图19的Rx是信号接收的定时。在图19的下方展示了所要求的功率放大器的输出波形图。如图所示，在GSM通信系统中，不仅有输出波形的振幅，而且严格规定了上升和下降的倾斜(Ramping)。为了满足该规定使用了图17A的电源斜坡RAM1703。
再返回到图17A继续说明。DSP/CPU集成芯片1712和集成基带AFE1700通过信号线TXD1710、STS1709、STCK1708以及/CTRL1711连接。这些信号线的时间图展示在图17B中。另外，图17A的1708、1707和1706的信号从图5的系统定时电路520提供。信号线1707用于控制串行接口1701。信号线1708是数据转移用的基准时钟脉冲，被提供给DSP/CPU集成芯片1712和集成基带AFE1700的两者。
以下详细说明在电源斜坡RAM1703中写入数据的情况。从DSP/CPU集成芯片1712向集成基带AFE1700转移数据的基本过程与用图13A、B、图15A、B说明个的过程相同。不同之处在于这次需要指定向电源斜坡RAM1703的6个入口的哪个写入的地址。因此在图17A中，在转移数据长度16位中，使用最初的10位是数据，后6位变为地址的格式。当然这些具体的位长度是为了便于说明而假设的，在实际中可以是任何位。在转移中使用的信号线是信号线TXD1710、STS1709、STCK1708以及/CTRL1711的4条。STCK1708如上所述是从图5的系统定时电路520提供的数据转移用的基准时钟脉冲。在此，与该基准时钟脉冲同步地以每次1位地转移16位的数字数据。当然可以以同样的图式转移任意位的数据。TXD1710是发送用的1位数据总线。STS1709是帧同步信号线，从该信号被作为脉冲输出后的接着的脉冲开始到16时钟脉冲期间，将数据顺序以每次1位输出到TXD1710上。
此时的定时展示在图17B的下方。从STS1709的脉冲输出后接着的脉冲开始，10位的数据D9～D0和6位的地址A5～A0连续地从数据的最上位位D9开始顺序地在每1时钟脉冲以每次1位输出到TXD1710上。进而，为了与在图13A、B和图15A、B中说明的通常的转移方式区别，使用/CTRL1711信号。/CTRL1711信号在激活时，10位数据被写入到由6位地址指定的集成基带AFE1700的内部设备。当数据被写入电源斜坡RAM1703的6个入口时，只要根据上述顺序转移对应的6个地址和具有数据的6个16位数据即可。
如上所述那样，在功率放大器控制的情况下，完全不包含乘积累加运算等的DSP功能所需要的处理。尽管如此，在以往例中只是为了存取DSP用的外围电路才插入DSP芯片。如果采样本发明，因为CPU功能可以直接存取DSP用的外围电路，所以不产生这样的不利的辅助操作。
以下用图5和图21说明本发明的第9实施例。第9实施例是在作为第1实施例的基础的DSP/CPU集成芯片上附加高速专用电路的例子。
前面的实施例作为DSP/CPU集成芯片以通用标准为前提。但是，为了特殊化用途并高效率地实现系统，需要内置高速的专用电路(ASIC电路，专用集成电路)。在本实施例中说明如何用本发明的框架构成该结构。进而，作为ASIC电路的例子，考虑图5的集成AFE501内的AD变换器、DA变换器以及串行接口电路等。
在图21中展示了与DSP/CPU集成芯片内的本实施例有关的部分以及外部存储器和外部总线。图21由DSP/CPU密结合核心2100、内部存储器X2102、内部存储器Y2103、集成外围总线接口2116、DMAC2101、集成外部总线接口2118、集成ASIC总线接口2117、标准DSP外围电路2104、标准CPU外围电路2105以及ASIC电路2106构成。DSP/CPU密结合核心2100、DMAC2101、内部存储器X2102、内部存储器Y2103、集成外围总线接口2116、集成ASIC总线接口2117以及集成外部总线接口2118通过内部地址总线2109和内部数据总线2108连接。标准DSP外围电路2104和标准CPU外围电路2105通过地址总线PA2110、数据总线PD2111连接在集成外围总线接口2116。
ASIC电路2106通过地址总线AA2112、数据总线AD2113连接在集成ASIC总线接口2117。外部存储器2107通过地址总线EA2114、数据总线ED2115连接在集成外部总线接口2116。在图21的构成中，集成ASIC总线接口2117与集成外围总线接口2116并行地连接在内部总线上。集成ASIC总线接口2117可以不需要与各种外围电路对应以高速且简单的构造实现。根据不同情况，还可以考虑将ASIC电路2106直接连接在内部总线上。
这样，通过准备与标准的集成外围总线接口独立的高速且简单的集成ASIC总线接口，就可以内置高速的专用电路，可以高效率地实现特殊用途的系统。
最后用图3、图22、图23以及图24什么本发明的第10实施例。本实施例是有关从在CPU功能中执行的C语言等的高级语言高效率地将数据送交到在DSP/CPU集成芯片中用DSP功能执行的汇编语言的编译程序制成方法的例子。
图3展示了作为本发明基础的DSP/CPU密结合核心的内部结构。如上所述，在DSP功能执行时CPU核心307和DSP引擎306并行动作。即，CPU核心307作为DSP引擎306的地址运算器动作。
在图22中放大展示在图3的CPU核心307中与本实施例有关的部分。在图22中展示CPU核心2203和3个内部地址总线IA2202、XA2201以及YA2200。在CPU核心2203内部展示了16只寄存器2209(R0～R15)、SFT(倒相器)2210、ALU2211、Add-ALU(辅助ALU)2212以及程序计数器2204。在DSP功能执行时，16只寄存器2209中的4个寄存器R4、R5、R6以及R7通过内部地址总线XA2201以及YA2200用于数据存取。R4和R5被连接在地址总线XA2201，R6和R7被连接在地址总线YA2200。
用图24说明该CPU核心是怎样作为DSP引擎的地址运算器动作的。为了说明DSP功能在此举出简单的乘积累加运算的例子。在图24的上方展示了用DSP功能实现的乘积累加运算的汇编程序的表现2400。在图24的中央，展示此时使用的DSP/CPU集成芯片内的硬件。它们是XMEM(内部存储器X)2413、YMEM(内部存储器Y)2412、4个CPU核心寄存器(R4 2415、R5 2414、R6 2411以及R7 2410)、4个DSP引擎的寄存器(X0 2416、Y0 2409、M0 2407以及A0 2405)、DSP引擎的乘法器2408以及DSP引擎的ALU2406。
4个箭头2401、2402、2403以及2404指向与乘积累加运算的汇编程序表现2400有关的硬件。汇编程序表现2400分别指向指定并行动作的4个部分，4个箭头2401、2402、2403以及2404分别与它们各自对应。最初的部分指定加算，加算A0 2405的内容和M0 2407的内容，并存储在A0 2405中。第2部分指定乘法运算，乘算X0 2416的内容和Y0 2409的内容，并存储在M0 2407中。第3部分指定读出来自内部存储器X的数据，把R5的内容作为地址，将存取XMEM(内部存储器X)2413并读出的数据存储在X0。第4部分指定读出来自内部存储器Y的数据，将R6的内容作为地址，将存取YMEM(内部存储器Y)2412并读出的数据存储在Y0。
如上所述，在本实施例中，CPU核心寄存器中的4个(R4 2415、R5 2414、R62411以及R7 2410)作为DSP引擎的地址指示器使用。特别是R4 2415和R5 2414被作为内部存储器X用的指示器，R6 2411和R7 2410被作为内部存储器Y用的指示器用于并行存取。
以下在图23中考虑从C语言调用在图24中所示的汇编程序。在图23中以mac_sss的名字调入该汇编程序。图23的程序是取4个要素的2个配列的乘积累加的简单的程序。在以此例为开始的DSP程序中，将作为引数要求乘积累加的配列的开头地址作为引数送交是自然的。因此，作为有效的汇编程序的引数送交的方法是，将函数的最初的4个引数分配到作为DSP引擎的地址指示器使用的4个CPU核心寄存器。因此在图23的例子中取乘积累加的2个配列的开头地址被送交到R5和R6。从图24可知，R5和R6可以分别作为X、Y指示器直接用于存储器的并行存取，效率高。
通过使用所谓将函数的最初4个引数分配到作为DSP引擎的地址指示器使用的4个CPU核心寄存器的向高级语言汇编程序的寄存器分配方法，接收引数的汇编程序就可以高效率地实行DSP功能。
以上根据实施例具体地说明了本发明者提出的发明，但是本发明不限于此，在不脱离其主旨的范围内可以有各种各样的变形。另外，也可以组合或置换各实施例。
在本申请揭示的发明中，如果用有代表性的实施例得到的结果简单地说明，则如下。
即，具有可以通过集成DSP功能的和CPU功能存储器系统和外围电路，实现低成本、低消耗电力、小尺寸的移动通信终端系统。
另外，由于具有可以在DSP功能和CPU功能之间任意分配共用化的内部存储器和外部存储器的所谓的灵活性，所以可以无浪费高效率地利用所装载的存储器。
再有，因为在DSP功能和CPU功能之间没有多余的辅助操作，所以可以高效率地构成移动通信终端系统。
权利要求
1.一种移动终端装置，其特征在于它包括，具有多个寄存器和内部存储器的微处理器；与所述微处理器连接的外部存储器；从所述移动终端装置的外部接收接收数据，向所述移动终端装置的外部输出发送数据的天线；以及变换所述接收数据以及发送数据的频率的RF电路，所述微处理器能执行CPU功能和DSP功能；所述微处理器在执行所述CPU功能时，从所述内部存储器按每1个周期传送1个数据；所述内部存储器具有第1内部存储器和第2内部存储器；所述微处理器在执行所述DSP功能时，能够从所述第1内部存储器和第2内部存储器并列传送2个数据；所述外部存储器在所述CPU功能和所述DSP功能上是共有的。
2.根据权利要求1记载的移动终端装置，其特征在于所述外部存储器根据输入的时钟脉冲输出数据。
3.根据权利要求1记载的移动终端装置，其特征在于所述微处理器，为了从所述天线发送所述发送数据，并列输出对应于所述发送数据的第1数据信号、第1帧同步信号、以及第1基本时钟脉冲；为了处理所述接收数据，并列接收对应于所述接收数据的第2数据信号、第2帧同步信号、以及第2基本时钟脉冲。
4.根据权利要求3记载的移动终端装置，其特征在于所述第1及第2数据信号分别通过不同的信号线被传送；所述第1及第2帧同步信号分别通过不同的信号线被传送；所述第1及第2基本时钟脉冲分别通过不同的信号线被传送。
5.根据权利要求1记载的移动终端装置，其特征在于所述微处理器通过使用所述CPU功能来执行移位运算，通过使用所述DSP功能来执行FIR过滤运算。
6.根据权利要求1记载的移动终端装置，其特征在于从所述天线接收的接收数据由微处理器利用所述DSP功能来处理；由所述微处理器处理的接收数据的一部分或全部由所述外部存储器存储。
7.根据权利要求1记载的移动终端装置，其特征在于所述外部存储器用于存储被所述DSP功能以及所述CPU功能所使用的程序。
8.根据权利要求1记载的移动终端装置，其特征在于所述微处理器进一步具有运算电路，所述运算电路用于进行所述CPU功能以及所述DSP功能双方的地址运算。
9.一种移动终端装置，其特征在于它包括，具有多个寄存器和内部存储器的微处理器；与所述微处理器连接的外部存储器；从所述移动终端装置的外部接收接收数据，向所述移动终端装置的外部输出发送数据的天线；以及变换所述接收数据以及发送数据的频率的RF电路，所述微处理器能执行CPU功能和DSP功能；所述微处理器在执行所述CPU功能时，从所述内部存储器按每1个周期传送1个数据；所述内部存储器具有第1内部存储器和第2内部存储器；所述微处理器在执行所述DSP功能时，能够从所述第1内部存储器和第2内部存储器并列传送2个数据；从所述天线接收的接收数据由微处理器利用所述DSP功能来处理；由所述微处理器处理的接收数据的一部分或全部由所述外部存储器存储。
10.根据权利要求9记载的移动终端装置，其特征在于所述外部存储器根据输入的时钟脉冲输出数据。
11.根据权利要求9记载的移动终端装置，其特征在于所述微处理器，为了从所述天线发送所述发送数据，并列输出对应于所述发送数据的第1数据信号、第1帧同步信号、以及第1基本时钟脉冲；为了处理所述接收数据，并列接收对应于所述接收数据的第2数据信号、第2帧同步信号、以及第2基本时钟脉冲。
12.根据权利要求11记载的移动终端装置，其特征在于所述第1及第2数据信号分别通过不同的信号线被传送；所述第1及第2帧同步信号分别通过不同的信号线被传送；所述第1及第2基本时钟脉冲被分别通过不同的信号线传送。
13.根据权利要求9记载的移动终端装置，其特征在于所述微处理器通过使用所述CPU功能来执行移位运算，通过使用所述DSP功能来执行FIR过滤运算。
14.根据权利要求9记载的移动终端装置，其特征在于所述外部存储器用于存储被所述DSP功能以及所述CPU功能所使用的程序。
15.根据权利要求9记载的移动终端装置，其特征在于所述微处理器进一步具有运算电路，所述运算电路用于进行所述CPU功能以及所述DSP功能双方的地址运算。
全文摘要
在移动通信终端中，低成本、低电力消耗、小尺寸这3点非常重要，但在使用以往的2个独立的DSP和CPU的技术中，因为需要2系统的外设存储器而成为大问题。另外，由于数据输入输出用的外围装置也需要DSP和CPU 2个系统，因此存在DSP和CPU之间多余的通信辅助操作。使用具有作为1个总线主控集成的DSP/CPU核心(500)和集成后的外部总线接口(606)以及集成后的外围电路接口的DSP/CPU集成芯片实现移动通信终端系统。DSP/CPU的存储器系统和外围电路可以集成化，可以实现低成本、低电力消耗、小尺寸的移动通信终端系统。
文档编号G06F9/38GK1547112SQ20041003347
公开日2004年11月17日 申请日期1996年10月7日 优先权日1995年10月9日
发明者中川哲也, 波多野雄治, 雄治, 博, 提坂康博, 树, 马路彻, 野口孝树 申请人:株式会社日立制作所