专利名称：静态i/o访问寄存器的装置和方法
技术领域：
本发明涉及计算机领域，具体地说，是一种计算机或微处理器中的静态I/O访问外围寄存器的方法。
背景技术：
随着计算机技术的发展，静态I/O访问寄存器的需求和应用领域越来越多静态I/O技术也随之日趋成熟完善。在电子技术和工业控制计算机领域中，静态I/O常用来控制或监控外设的工作状态，由于此类总线自身具有的特性，使其存在不能直接对外部寄存器进行访问的缺点，从而影响了静态I/O在外部寄存器访问方面的应用。目前，静态I/O访问控制大体可分为硬件逻辑控制和软件控制两种。硬件逻辑控制模式主要是通过静态I/O和外围电路共同实现，实现的方式主要是通过可编程器件或是组合电路实现，该方法成本高。软件控制则是通过对静态I/O的状态进行编程，模拟被访问寄存器的访问时序实现对外围寄存取的访问，但本方法占用的静态I/O资源较多，访问速度较慢，对于某些场合也不是很理想的解决方案。
中国专利“一种总线控制方法及使用该方法的设备”(专利号ZL97116478.9)中实现了总线控制的方法，并通过设置相关控制参数达到对外部设备访问的目的。由于静态I/O操作速度比较慢，该方法不适用于静态I/O的控制。经过检索专利文献和科技文献，目前尚未发现比较经济实用的静态I/O访问寄存器的方法。
发明内容
本发明所要解决的技术问题是提供一种实现静态I/O访问寄存器的装置及方法。以期克服现有技术存在的无法低成本的、高可靠的、经济的通过静态I/O访问寄存器的缺点。
本发明构造的一种静态I/O访问寄存器装置，包括静态I/O模块、被访问寄存器，其特征在于，还包括至少一个基本电路部分，和与之相配套的时序调整实现部分基本电路部分，完成被控制信号时序生成及处理；时序调整实现部分，通过选取适当的参数，结合基本电路部分实现被控信号的时序调整；静态I/O模块，可生成静态I/O信号，实现对静态I/O的控制；被访问寄存器，静态I/O进行访问的对象。
所述基本电路部分由单稳多频振荡器组成。
所述时序调整实现部分由阻容器件组成。
本发明提出的静态I/O访问寄存器方法，包括以下步骤第一步确定被访问寄存器的控制信号，通过查阅被访问寄存器的相关资料，了解实现访问的相关信号及时序要求；第二步确定需要进行时序配置的关键信号，比如RD(读)、WR(写)、CS(片选)等；第三步在需要进行时序配置的信号间串入基本电路部分，和与之相配套的时序调整实现部分；第四步根据被控制信号的时序要求和单稳多频振荡器的特性计算时序调整实现部分的相关参数(电阻和电容的参数)；
第五步根据确定的参数，用示波器或逻辑分析仪检查被控信号的时序是否满足要求，如果不满足要求进一步进行修正，直至满足时序要求；第六步结束调试，记录调试好的相关参数，下电。
本发明所述装置和方法具有如下特点首先，对总线中的关键信号的时序进行硬件控制，通过对个别器件参数的调整，可方便的实现被控信号时序的控制，如果配上适当的参数调节电路可实现被控信号时序的动态改变。较程序模拟访问时序，操作速度快。同时，本发明所述装置和方法实现简单，可靠性高，不占用CPU资源，实现成本低。
图1是本发明所述静态I/O访问寄存器装置结构图。
图2是图1中基本电路部分的一种具体实现芯片原理图。
图3是图2中所述芯片真值表。
图4是图2中所述芯片部分引脚图。
图5是某器件的写时序逻辑图。
图6是静态I/O总线时序图。
具体实施例方式
下面结合具体实施方式
对本发明所述方法和装置作进一步说明。
本发明构造的静态I/O访问寄存器装置包括静态I/O模块、被访问寄存器，还包括至少一个基本电路部分101，和与之相配套的时序调整实现部分102，具体如下(如图1所示)(1)基本电路部分101该部分由单稳多频振荡器组成，组要完成被控制信号时序生成及处理；
(2)时序调整实现部分102由阻容器件组成，通过选取适当的阻容参数，结合基本电路可以实现被控信号的时序调整；(3)静态I/O模块是可生成静态I/O信号的模块，组要功能是实现对静态I/O的控制；(4)被访问寄存器是静态I/O进行访问的对象。
本发明所述方法的具体实施步骤如下所述第一步确定被访问寄存器的控制信号通过查阅被访问寄存器的相关资料，了解实现访问的相关信号及时序要求；第二步确定需要进行时序配置的关键信号，比如RD(读)、WR(写)、CS(片选)等；第三步在需要进行时序配置的信号间串入图1所示的基本电路部分101和时序调整实现部分102电路；第四步根据被控制信号的时序要求和单稳多频振荡器的特性计算图1中时序调整实现部分102的相关参数(电阻和电容的参数)；第五步按照上述计算方法确定了设计参数，再用示波器或逻辑分析仪检查被控信号的时序是否满足要求，如果不满足要求进一步进行修正，直至满足时序要求。
第六步结束调试，记录调试好的相关参数，下电。
在本实例中基本电路部分101选用的器件是74HC123，图2是74HC123芯片内部结构图，图3是74HC123芯片的真值表。
从真值表可以看到将CLR和B接高，只要A端有下降沿出现，则Q输出时间宽度为T的正脉冲；/Q输出时间宽度为T的负脉冲。
将CLR接高，A接低，只要B端有上升沿出现，则Q输出时间宽度为T的正脉冲；/Q输出时间宽度为T的负脉冲。
在本发明中，如果是对被控信号的上升沿进行时序配置，则A端接电源，B端输入。如果是对下降沿进行时序配置，则A端接输入，B端接电源。电阻R和电容C作为时序调整器件分别接到74HC123的R和C引脚(如图4所示)，74HC123的输出Q或/Q即已是经过时序调整后的信号。
只要配置适当的电阻R、电容C的参数就可实现被控信号的时序配置，具体的时序脉冲宽度可以用下面的公式进行计算T＝RC，T’＞T。
其中T表示脉冲宽度，单位秒(S)；T’表示被控信号脉冲变化周期，单位秒(S)；R表示配置电阻的阻值，单位欧姆(Ω)；C表示配置电容的容值，单位法拉(F)。
参数要求C无限制；R当电源电压等于20V时，R≥5KΩ；当电源电压大于3.0V时，R≥1KΩ。
对存储器的访问通常需要满足其访问时序要求才可以正确实现。图5是某器件的写时序，图6是静态I/O总线时序。假设系统工作电压为5V，时序要求tew≥30ns；tww≥35ns；设R选取200KΩ；RC≥tew则可以推算出Coe≥0.15UF；Cwr≥0.175UF。注Coe为OE信号对应的电容值；Cwr为/WR信号对应的电容值；另twc＞RC取twc＝300ns ter＝5ns；则可以推出Coe＜1.5UF；Cwr＜1.75UF。
综上所述，只要当R取200K，Coe和Cwr取值为0.15≤Coe≤1.5；0.175≤Cwr≤1.75(单位UF)，按照上述参数选择器件的参数，再使用示波器或逻辑分析仪对该信号的时序进行验证，直至满足要求。
权利要求
1.一种静态I/O访问寄存器装置，包括静态I/O模块、被访问寄存器，其特征在于，还包括至少一个基本电路部分(101)，和与之相配套的时序调整实现部分(102)基本电路部分(101)，完成被控制信号时序生成及处理；时序调整实现部分(102)，通过选取适当的参数，结合基本电路部分(101)实现被控信号的时序调整；静态I/O模块，可生成静态I/O信号，实现对静态I/O的控制；被访问寄存器，静态I/O进行访问的对象。
2.根据权利要求1所述的静态I/O访问寄存器装置，其特征在于，所述基本电路部分由单稳多频振荡器组成。
3.根据权利要求1所述的静态I/O访问寄存器装置，其特征在于，所述时序调整实现部分由阻容器件组成。
4.一种静态I/O访问寄存器方法，其特征在于，包括以下步骤第一步确定被访问寄存器的控制信号，通过查阅被访问寄存器的相关资料，了解实现访问的相关信号及时序要求；第二步确定需要进行时序配置的关键信号；第三步在需要进行时序配置的信号间串入基本电路部分(101)，和与之相配套的时序调整实现部分(102)；第四步根据被控制信号的时序要求和基本电路部分(101)的特性计算时序调整实现部分的相关参数；第五步根据确定的参数，用示波器或逻辑分析仪检查被控信号的时序是否满足要求，如果不满足要求进一步进行修正，直至满足时序要求；第六步结束调试，记录调试好的相关参数，下电。
5.根据权利要求4所述的静态I/O访问寄存器方法，其特征在于，第二步所述关键信号包括RD、WR和CS信号。
6.根据权利要求4所述的静态I/O访问寄存器方法，其特征在于，第四步所述参数为电阻和电容的参数。
全文摘要
本发明公开了一种计算机领域的静态I/O访问寄存器装置和方法，装置包括静态I/O模块、被访问寄存器，至少一个基本电路部分(101)，和与之相配套的时序调整实现部分(102)基本电路部分(101)，完成被控制信号时序生成及处理；时序调整实现部分(102)，通过选取适当的参数，结合基本电路部分(101)实现被控信号的时序调整；静态I/O模块，可生成静态I/O信号，实现对静态I/O的控制；被访问寄存器，静态I/O进行访问的对象。本发明克服了现有技术存在的无法低成本的、高可靠的、经济的通过静态I/O访问寄存器的缺点。
文档编号G06F13/42GK1770136SQ20041008883
公开日2006年5月10日 申请日期2004年11月5日 优先权日2004年11月5日
发明者李春 申请人:中兴通讯股份有限公司