专利名称：再生时钟中继器的制作方法
技术领域：
本发明涉及一种在存储器集成电路中的时钟信号分配，更具体地涉及沿时钟线设置以恢复时钟信号逻辑电平的时钟中继器。
背景技术：
在数字同步系统中，有效的时钟分配对系统正常工作是很必需的。时钟信号的不适当的慢速传播会限制系统元件彼此保持充分同步的能力。另外，降级的时钟信号会完全地造成系统的故障，即使其它部分为无瑕疵的设计和元件也好。参阅图1，代表性的时钟分配线路100包括具有低逻辑电平VL和高逻辑电平VH的基准时钟信号102、时钟输入缓冲器或驱动器104。分配线路100在接收端具有固有电阻(R)和电容(C)106以及负载电容108。时钟信号102被完全由周期性地高和低电压电平(VH和VL)指定，理想地具有方波波形。
当线路的电阻R相当于或大于驱动器的开启(ON)电阻时，传播时延td与RC时间常数成正比。由于电阻R和电容C都随长度呈线性关系地增加，因此传播时延td与线路长度的平方成正比。
时钟信号102的降级是由将输入缓冲器104联接于具有负载电容CL108的门电路的时钟分配线路100的RC时间常数而造成的。时钟信号102遭受降级以至于其初始的高VH和低VL值失真而偏离它们原来的值。这可以从输出时钟信号110中看出。分配线路100中的RC元件起到低通滤波器的作用以使时钟信号102具有和时间常数RC成正比的上升时间和下降时间。结果，时钟信号102不保持初始的时钟信号波形。因此，需要能使时钟信号的传播时延和信号降级最小的时钟分配网络。
现存多种试图解决上述问题的方法，每种方法都依赖于时钟分配线路106的不同的固有电阻和电容值。在一种方法中，线路被分成较小的段以使时延td与长度呈近似线性关系，而不是与长度的平方呈线性关系。参阅图2A，时钟分配线路200A被分成k个段。该现有技术方法的目的是找到使传播时延td最小的最优段数k。
假设总的线路电阻为R而总的线路电容为C。线路的每段都由一个最小尺寸反相缓冲器或驱动器204界定，具有特征输入电容Ci、202A以及特征输出阻抗Ro、206A。每段都具有所分布的RC特征208A。假设所有段都具有相同长度，则每段的分布电阻Rs、208A等于R/k，而每段的分布电容Cs等于C/K。50％的传播时延(图3中Vout/Vin＝0.5的时刻)可表达成T_50％＝k
其中因子0.7是指由集总的电阻和电容(这里指R0和Ci)构成的RC项，因子0.4是指由分布电阻和电容(这里指Rs和Cs)构成的RC项。T_50％的最小值给出最佳k值，K_opt＝sqrt{0.4RC/0.7R0Ci}。
对于该最佳k值，连接两个反相器的单独一段的时延等于一个反相器的时延，0.4RsCs＝0.7R0Ci。
参阅图2B，在另一种方法中，可使中继器204B的大小以因数h增加而进一步改善传播时延td。输入电容202B现在为hCi，输出阻抗201B现在是Ro/h，而分布的RC元件208B保持不变。在这种情况下，k和h的最佳值则变成K_opt＝sqrt{0.4RC/0.7R0Ci}，H_opt＝sqrt{R0C/RCi}。
图3示出时钟信号300上的时钟分配线路的集总的和分布的RC特性的效果。在图3中，在时钟信号300上，集总RC的效果比分布RC的效果差。使所接收的时钟信号的输出电压达到其集总RC线路302的高逻辑值的0.5需要0.7RC的时间，而输出电压仅用0.4RC就达到分布RC线路304的相同电压电平。通过图2B所采用的以因数h增加中继器的方法，集总RC线路302对时钟信号的严重后果得以改善。
参阅图4，代替单个反相器的中继器，另一种方法使用由多对串联的反相器402和404组成的中继器驱动器。这样，沿分配线路段406传播的时钟信号的极性在时钟分配线路400上的任何点都保持相同。
在上述所有方法中，中继器结构要求在中继器输入端接收的时钟信号超过反相器的门限而得以工作。如果分配线路的RC值非常高，k_opt值将很大并且在该最佳值处的最小传播时延可能仍然很大。
本发明的一个目的是为时钟分配线路提供一种中继器结构，其相对于现有的中继器结构能减少总传播时延。
发明内容
本发明的目是通过使用输出驱动器装置的再生时钟中继器而实现的，该输出驱动器装置接收有关上升沿和下降沿的信息以恢复时钟信号的高逻辑电平(VH)和低逻辑电平(VL)。为了实现上述目的，再生时钟中继器包括边沿检测器，每当检测出上升沿时，它产生拉高控制信号，每当检测出下降沿时，它产生拉低控制信号。在本发明的较佳实施例的边沿检测器中，使用高门限电平反相器和低门限电平反相器来产生拉高和拉低控制信号。这些控制信号相对于时钟信号边沿的相对时序可由多个逻辑门和一个锁存器来保持固定。输出驱动器被拉高控制信号和拉低控制信号触发以恢复时钟信号的高逻辑电平(VH)和低逻辑电平(VL)。
图1示出耦合于现有技术的具有固有RC特性的代表性分配线路的时钟信号的示意图。
图2A示出现有技术多级电路的示意图，其用以减少由时钟分配线路中的固有电阻和电容造成的传播时延td。
图2B示出现有技术的另一方法的示意图，其用以通过增加中继器的h因数而进一步减少由时钟分配线路中的固有电阻和电容造成的传播时延。
图3示出时钟信号上的时钟分配线路的集总的和分布的RC特征的效果图。
图4示出又一现有技术的方法的示意图，其中使用由在时钟分配线路中串联的反相器对组成的中继器以便使时钟信号的极性在线路中的任何点上都保持相同。
图5是示出根据本发明的再生时钟重复电路的一般特征的示意性框图。
图6是用于图5的中继器电路中的边沿检测器的较佳实施例的示意性电路图。
图7A和图7B是示出用于图6的边沿检测器中的高触发点反相器和低触发点反相器的操作图表。
图8示出根据本发明的表示图5和图6的再生时钟发生器的诸部分电路的操作的信号时序图。
图9示出使用如图5所示的再生时钟中继器的存储装置。
具体实施例方式
参阅图5，根据本发明的用于恢复降级时钟信号的低逻辑电平(VL)和高逻辑电平(VH)的再生时钟发生器700包括边沿检测电路500和输出驱动器电路706。边沿检测电路500从由固有RC阻抗704表征的时钟分配线路702的一段中接收时钟信号CKIN，并基于时钟信号702的逻辑电平而产生拉高控制信号(PULL-UP#)或拉低控制信号(PULL-DOWN)。拉高控制信号(PULL-UP#)是通过检测到时钟信号的上升沿超过低门限电压电平而产生的，拉低控制信号(PULL-DOWN)是通过检测到时钟信号的下降沿低于高门限电压电平而产生的。输出驱动器706具有在高逻辑电平(VH)连接于电源的拉高晶体管706A(通常为P型)以及在低逻辑电平(VL)(一般为接地)连接于电源的拉低晶体管706A(通常为n型)。拉高和拉低晶体管706A和706B各自接收拉高控制信号和拉低控制信号以恢复所接收的降级时钟信号的高逻辑电平(VH)和低逻辑电平(VL)，并将所恢复的时钟置于时钟分配线路的另一段上，该另一段同样由固有RC阻抗709表征且其输出为节点710处的Ckout。
参阅图6，边沿检测器500包括高门限电平反相器(IVH)540和低门限电平反相器(IVL)550，它们均耦合于时钟输入502。高门限电平反相器540产生第一信号(HIGH#)并通过反相器546产生该信号的反转(HIGH)。低门限电平反相器(IVL)产生第二信号(LOW#)并通过反相器556产生该信号的反转(LOW)。这四个信号被输入到或非(NOR)逻辑门562和564，或非逻辑门562和564的输出被输入到置位/复位锁存器566。锁存器566的输出和四路信号(HIGH、HIGH#、LOW、LOW#)一起被输入到与非(NAND)和或非(NOR)逻辑门568和570以生成拉高控制信号(PULL-UP#)和拉低控制信号(PULL-DOWN)。
高门限电平反相器(IVH)540由低门限的p沟道晶体管542和高门限的n沟道晶体管544组成。低门限电平PMOS晶体管542被用作拉高晶体管，其源极连接于电源。高门限电平NMOS晶体管544被用作拉低晶体管，其源极连接于电位地。低门限PMOS晶体管542和高门限电平拉低NMOS晶体管544的栅极均连接于时钟输入Ck。最后，低门限PMOS晶体管542的漏极和NMOS晶体管544的漏极一起形成产生信号HIGH#的反相器输出。
图7A示出用于本发明的高门限电平反相器(IVH)540的传递函数特征曲线图。高门限电平反相器(IVH)540中的低门限PMOS晶体管542和高门限NMOS晶体管544使得门限电压Vth非常高并使Vth和VH之间的距离非常窄。这可从曲线540A中看出来。
返回图6，低门限电平反相器(IVL)550包括用作拉高晶体管的高门限PMOS晶体管552，该拉高晶体管552耦合于用作拉低晶体管的低门限电平NMOS 554。低门限电平反相器(IVL)550通过检测到输入时钟信号502上升到高于预设低逻辑电平(VL)而产生第二信号(LOW#)。第二信号(LOW#)被输入到反相器556以产生反相信号(LOW)。在低门限电平反相器(IVL)550中，低门限电平NMOS晶体管554被用作拉低晶体管，其源极连接于电位地547。高门限电平PMOS晶体管552被用作拉高晶体管，其源极连接于电源543。高门限电平PMOS晶体管552和低门限电平NMOS晶体管554的栅极均连接于时钟信号输入502。最后，高门限电平PMOS晶体管552的漏极和低门限电平NMOS晶体管554的漏极一起形成产生信号LOW的反相器输出。
在图7B中，可以看出低门限电平反相器(IVL)550的传递函数与高门限电平反相器(IVH)540的相反。不象高门限电平反相器(IVH)540，低门限电平反相器(IVL)550具有低门限电压(Vth)以检测时钟信号502的瞬变。Vth和VH之间的距离很大。
高门限电平检测器(IVL)540的输出HIGH#和低门限电平检测器(IVH)550的输出LOW#均被输入到第一或非(NOR)门562。第一或非(NOR)门562的输出被输入到置位/复位锁存器566的复位端。反相输出HIGH和LOW被输入到第二逻辑或非(NOR)门564中。第二或非(NOR)门564的输出被输入到置位/复位锁存器566的置位端。置位/复位锁存器566的输出被称为RISE信号。该信号RISE表示时钟信号502的边沿是上升还是下降。一般来说，置位/复位锁存器566仅当置位端为高(HIGH)时变高(HIGH)而当复位端为高(HIGH)时变LOW。当置位端和复位端均为低(LOW)或零时，锁存器566保持其先前值，Qn+1＝Qn。
RISE信号和反相器信号HIGH#和LOW一起被输入到第一与非(NAND)门568以提供拉高控制信号(PULL_UP#)。信号HIGH、LOW#和RISE均被输入到第三或非(NOR)逻辑门570以产生拉低控制信号(PULL_DOWN)。
参阅图8，曲线800A示出了图5中输入处的时钟信号502。该接收的时钟信号由其低(VL)和高(VH)逻辑电平所定义，但由于它所传播经过的时钟分配线路上的RC特征而降级并因此具有斜波形，与定义明确的边沿瞬变相比，它具有相对较长的上升和下降时间。高门限电平反相器(IVH)540检测跨过高逻辑电平VH附近的高门限电平(VTH)的时钟瞬变，而低门限电平反相器(IVL)检测跨低逻辑电平VL附近的低门限电平(VTL)的时钟瞬变。在时钟的上升期间，跨过低门限电平(VTL)的瞬变发生在时刻t0并稍后再次发生于t4。跨过高门限电平(VTH)的瞬变发生在t1(并稍后再次发生于t5)。t0和t1之间的周期由一个拉高控制信号脉冲(PULL-UP#)所表征，如曲线800E所示。在时钟的下降期间，跨过高门限电平(VTH)的瞬变发生在时刻t2(和t5之后后未图示的时刻)。跨过低门限电平(VTL)的瞬变发生在t3(和稍后未图示的时刻)。t2和t3之间的时间周期由一个拉低控制信号脉冲(PULL-DOWN)所表征，如曲线800F所示。
参阅曲线800B，当输入时钟信号CK、800A跨过低逻辑电平VL时，低触发点反相器550将其输出LOW#拉至接地电位，而其互补值LOW变高，参见信号800B。LOW信号的边沿处于时刻t0和t3。
参阅曲线800C，当时钟信号Ck增加时，低门限电平PMOS 542开始导通并因此输出HIGH#为VH。此时，高门限电平NMOS 544不导通。仅当时钟信号502到达VTH时，低门限PMOS 544才能防止电流流经沟道并变得不导通。同时，高门限NMOS导通。结果，高门限电平NMOS接管并将输出(HIGH#)拉低。在图中的800C，HIGH的曲线表示HIGH#输出的反转。HIGH信号的边沿分别处于t1和t2。
通过参照曲线800D，置位/复位锁存器566的输出响应RISE被示出。当或非(NOR)门564的HIGH、LOW端均为低(LOW)时，锁存器566的置位端为高(HIGH)。另一方面，仅当HIGH#、LOW#为逻辑低(LOW)或零时，复位端才为高(HIGH)。RISE信号的下降沿在t1，表示时钟上升已经结束。RISE信号的上升沿在t3，表示时钟的下降沿已结束。
图表800E示出拉高控制信号(PULL_UP#)以及它检测如图表800A所示的时钟信号的上升沿的方法。同样，拉高控制信号的脉冲持续时间表示t0和t1之间的时间间隔。
图表800F示出拉低控制信号(PULL_DOWN)以及它检测如图表800A所示的时钟信号的下降沿的方法。下降控制信号的脉冲持续时间表示t2和t3之间的时间间隔。
参阅图9，同步存储装置1000包括如上所述的再生时钟中继器500以便在时钟线路上在存储装置1000的不同位置再生时钟信号。这表示将时钟中继器于集成电路的典型应用。典型的存储装置1000包括存储阵列1002、控制电路1004、行解码器1006、列解码器1010、检测和写入电路1008和1012、时钟电路1014。再生时钟中继器500沿时钟分配线路贯穿分布在装置1000中，其中时钟分配线路被分成若干段。
权利要求
1.一种用于在时钟分配线路上再生时钟信号的时钟中继器，包括边沿检测器装置，用于检测所述时钟信号的上升沿和下降沿，并响应于此分别产生拉高和拉低控制信号；以及输出驱动器装置，连接于所述边沿检测器装置以接收在那里形成的所述控制信号，用于恢复所述时钟信号的高和低逻辑电平。
2.如权利要求1所述的时钟中继器，其特征在于，所述边沿检测器装置还包括电平检测器装置，通过检测来自所述时钟信号低逻辑电平的上升沿和来自所述时钟信号高逻辑电平的下降沿而产生第一信号和第二信号；第一逻辑或非门，适于接收第一信号的反转和第二信号的反转；第二逻辑或非门，适于接收第一信号和第二信号；置位/复位锁存器，在置位输入端耦合于第一逻辑或非门的输出并在复位输入端耦合于第二逻辑或非门的输出以产生第三信号；第一逻辑与非门，适于接收第一信号、第二信号的反转以产生拉高控制信号；以及第三逻辑或非门，适于接收第一信号的反转、第二信号和第三脉冲信号以生成拉低控制信号。
3.如权利要求2所述的时钟中继器，其特征在于，所述电平检测器装置还包括用于检测所述时钟信号的所述高逻辑电平的第一电平检测器装置和用于检测所述时钟信号的所述低逻辑电平的第二电平检测器装置。
4.如权利要求3所述的时钟中继器，其特征在于，所述第一电平检测器装置还包括低门限PMOS晶体管和高门限NMOS晶体管，用于检测所述时钟信号的所述高逻辑电平，其中，所述低门限PMOS晶体管的栅极和所述高门限NMOS晶体管的栅极彼此耦合并耦合于所述时钟信号，所述低门限PMOS晶体管的漏极耦合于高门限NMOS晶体管的漏极，所述低门限PMOS的源极耦合于源电压，而所述高门限NMOS晶体管的源极耦合于电位地；以及第一反相器，所述第一反相器具有耦合于所述低门限PMOS晶体管和所述高门限NMOS晶体管的共漏极以产生所述第一信号的输入端，其中，所述第一反相器的输出端是所述第一信号的反转。
5.如权利要求3所述的时钟中继器，其特征在于，所述第二电平检测器装置还包括用于检测所述时钟信号的所述低逻辑电平的高门限PMOS晶体管和低门限NMOS晶体管，其中，所述高门限PMOS晶体管的栅极和所述低门限NMOS晶体管的栅极被彼此耦合，所述高门限PMOS晶体管的漏极耦合于低门限NMOS晶体管的漏极，所述高门限PMOS晶体管的源极耦合于所述源电压，而所述低门限NMOS晶体管的源极耦合于所述电位地；以及第二反相器，所述第二反相器具有耦合于所述高门限NMOS晶体管和所述低门限PMOS晶体管的共漏极以产生所述第二信号的输入端，其中，所述第二反相器的输出端是所述第二信号的反转。
6.如权利要求1所述的再生时钟中继器，其特征在于，所述输出驱动器装置还包括拉高PMOS晶体管；耦合于所述拉高PMOS晶体管的NMOS拉低晶体管，其中，所述PMOS拉高晶体管的栅极耦合于所述拉高控制信号，所述拉高PMOS晶体管的漏极耦合于所述NMOS拉低晶体管的漏极并耦合于所述时钟信号，PMOS拉高晶体管的源极耦合于所述源电压，NMOS拉低晶体管的栅极耦合于所述拉低控制信号，而所述拉低NMOS晶体管的源极耦合于所述电位地。
7.如权利要求1所述的时钟中继器，其特征在于，沿同步存储装置内时钟电路的时钟线路上分布有多个所述时钟中继器，所述存储装置包括包括多个按列或按行排列的存储单元在内的存储单元阵列；数据输入/输出端；检测和写入电路；用于选择所述存储单元阵列的行和列的行/列地址解码器；控制电路，响应于来自时钟电路的时钟信号，用来控制所述同步半导体存储装置的操作；以及用于同步所述同步半导体存储装置的操作的时钟电路。
8.一种在同步半导体存储器中再生时钟信号的方法，所述方法包括下列步骤从所述时钟信号的低逻辑电平中检测上升沿和从所述时钟信号的高逻辑电平中检测下降沿；响应于检测到时钟信号的上升沿而生成拉高控制信号；响应于检测到时钟信号的下降沿而生成拉低控制信号；使用拉高控制信号恢复所述高逻辑电平；以及使用拉低控制信号恢复所述低逻辑电平。
9.如权利要求8所述的方法，其特征在于，产生拉高控制信号的步骤还包括下列步骤基于高逻辑电平产生第一信号；基于低逻辑电平产生第二信号；以及使用第一和第二信号以及它们的互补信号而产生第三信号。
全文摘要
一种再生时钟中继器(图5700)包括边沿检测器(图6，500)和输出驱动器装置(706)以通过恢复其高逻辑电平和低逻辑电平而产生时钟信号(CK)。输出驱动器装置还包括拉高(706A)和拉低(706B)电路，它们适于接收一对控制信号(PULL－UP#、PULL－DOWN#)。通过边沿检测器生成这些控制信号以检测时钟信号的上升沿和下降沿。在边沿检测器中，一对门限电平检测器(540、550)检测时钟信号的高和低逻辑电平并将结果输入到逻辑门组合(562、564、568、570)和锁存器(566)以便使信号标记的位置保持固定。这些控制信号的固定位置触发输出驱动器装置以恢复所述时钟信号的高逻辑电平和低逻辑电平。
文档编号G06F1/10GK1809959SQ200480016980
公开日2006年7月26日 申请日期2004年5月18日 优先权日2003年6月17日
发明者S·西韦罗, M·弗卢里欧 申请人:爱特梅尔股份有限公司