专利名称：半导体器件中的延迟控制的制作方法
技术领域：
本发明涉及一种半导体器件，更具体地，涉及一种控制时钟延迟以处理在制造的半导体器件中的可变电路延迟的技术。
背景技术：
近些年来，在LSI中获得更高速度和更低功耗的技术不断在半导体器件中得以实现。在一种可以在LSI制造之后动态地重新配置的电路中，以及一种部分使用了控制电源电压和基片电势的技术的电路中，寄存器间(inter-register)组合逻辑的延迟时间随应用、模式改变等而变化。因而导致了寄存器间延迟时间改变，结果是工作频率要根据产生最大延迟时间的路径来确定(速率控制)，因此不能提高工作频率。以下是这一问题的解决方案。
1)在时钟设计中通常使用同步设计，在这种情况下，将时钟延迟值调节到实质上等于各寄存器的时钟输入，以利于时序设计。
2)多个寄存器产生数据延迟差，响应于这个数据延迟差，将分别要输入每个寄存器的时钟信号的相位安排成不同的，从而可以满足每个寄存器中的建立时间和保持时间。结果，可以提高工作频率。
3)在扫描模式与正常操作模式之间转换时钟信号(例如，见第2002-228719号未审查日本专利申请公开)。假设要输入到第一寄存器的时钟的相位和要输入到第二寄存器的时钟的相位在正常操作模式中是不同的，需要使输入到第一和第二寄存器的时钟信号的相位相等。为了满足这一需求，提供了用于选择具有正常操作模式所需相位的时钟信号和具有扫描模式所需相位的时钟信号的选择器电路。由此无论在正常操作模式或扫描模式中，寄存器的建立时间和保持时间都得到了满足。
在时钟设计中，可以在正常操作模式与扫描模式之间调节时钟，但是，在LSI制造之后进一步改变基片电势和电源电压以及动态地重新配置电路的情况下，不能在正常操作模式下进行时钟调节。更具体地，尽管数据延迟变化，但是时钟信号的延迟保持固定值，这使得时钟调节不可能。
参考图7和8说明上述情况的一个实例。
寄存器306经过延迟稳态电路304连接到寄存器302的后继级，而且寄存器310经过延迟改变电路308连接到寄存器306的后继级。此外，寄存器314经过延迟稳态电路312连接到寄存器310的后继级。在延迟稳态电路304和312中，在半导体器件制造之后延迟时间不改变。相反，在延迟改变电路308中，在要提供到晶体管的电源电压改变时，延迟时间改变。
寄存器306向延迟改变电路308输出数据信号A，寄存器310接收来自于延迟改变电路308的数据信号B。时钟信号C0输入到寄存器302，306，310和314。
在图8中所示的第一状态中，延迟改变电路308的电源电压具有VDD1的值。注意从寄存器306输出的数据信号A，传输通过延迟改变电路308的数据信号A导致数据信号B。如图8所示，参照数据信号B的延迟时间Tbd_vdd1和寄存器310的建立时间Tsetup的总和，总时间(Tbd_vdd1+Tsetup)保持在时钟信号C0的周期时间Tcycle内。结果，满足了寄存器310中的建立时间。
在第二状态中，假设延迟改变电路308的电源电压具有低于VDD1的值VDD2。传输通过延迟改变电路308的数据信号B的延迟时间Tbd_vdd2增大。但是，在第一和第二状态中，时钟信号C0的延迟时间示出了相同值。当数据信号B的延迟时间从Tbd_vdd1增大到Tbd_vdd2时，延迟时间Tbd_vdd2和建立时间Tsetup的总和超过了周期时间Tcycle，其结果是不能在寄存器310中保持正确的逻辑。
为了保持正确的逻辑，增大时钟信号C0的周期时间Tcycle(Tcycle2)。从而，Tbd_vdd2和建立时间Tsetup的总时间能够保持在Tcycle2内。
在利用选择器电路选择正常操作模式中的时钟信号和扫描模式中的时钟信号的方法中，必须考虑选择器级产生的门延迟。在制造过程中存在任何变化时，由门延迟造成的增大的时钟信号延迟时间，可能会造成麻烦。为了说明这种麻烦，将时钟信号的延迟时间乘以被以某种速率产生的变化增大的延迟量，其结果是，随着时钟信号的延迟时间增大，时钟信号的延迟变化不利地增大。
此外，需要持续地驱动时钟信号，与正常操作模式下的时钟信号和扫描模式下的时钟信号之间的转换结合的操作无关，这不利地增大了功耗。
在图7和8中所示的方法的情况下，时钟的周期时间增大，这就降低了工作频率，结果降低了半导体器件的处理性能。
发明内容
因此，本发明的主要目的是在电源控制、基片控制和电路的动态重新配置等造成电路延迟改变时，同时调节时钟信号的相位，并且进一步通过调节时钟的相位防止工作频率降低。
本发明的另一个目的是改变时钟信号的相位，无需在时钟线中提供选择器之类的开关门，并且通过将时钟线中的绝对延迟控制到最小，形成不受制造过程中产生的变化影响的时钟线。
本发明的再一个目的是通过固定多个时钟信号中一个未使用的时钟信号的逻辑，形成消耗较低功率的时钟线。
为了达到上述目的，本发明执行了以下步骤。
1)一种根据本发明的半导体器件基本上具有两个不同于扫描模式的状态，并且包括至少一个电路，该电路中，在第一状态中从第一寄存器到第二寄存器的数据信号发送时间与在第二状态中从该第一寄存器到该第二寄存器的数据信号发送时间不相同。在这种基本结构中，根据用于两种状态之间转换的控制信号，调节要输入到该第一寄存器的时钟信号的相位。该种半导体器件的特征在于，在先前级中的第一寄存器调节时钟信号的相位，并且输入时钟信号。
在根据本发明上述基本结构的半导体器件中，根据用于状态之间转换的控制信号，调节输入到该第二寄存器的时钟信号的相位。该种半导体器件的特征在于，在后继级中的第二寄存器调节时钟信号的相位，并且输入时钟信号。
根据上述结构，通过调节时钟信号的相位，可以防止各种状态下工作频率降低。
2)在根据本发明上述基本结构的半导体器件中，第一寄存器包括多个作为其输入的、分别具有不同相位的时钟信号，并且根据该用于状态之间转换的控制信号从所述多个时钟信号中选择时钟信号并使用。这种半导体器件的特征在于，在先前级中的第一寄存器选择并输入所述多个分别具有不同相位的时钟信号中的一个。
在根据本发明上述基本结构的半导体器件中，第二寄存器包括多个作为其输入的、分别具有不同相位的时钟信号，并且根据用于状态间转换的控制信号从所述多个时钟信号中选择时钟信号并使用。这种半导体器件的特征在于，在后继级中的第二寄存器选择并输入多个分别具有不同相位的时钟信号中的一个。
根据上述结构，通过上述例子中的时钟信号的相位的调节，可以防止各种状态下工作频率降低。
3)在2)中所述的半导体器件中，第一寄存器或第二寄存器优选进一步包括第一晶体管组，其中所述多个时钟信号、输入数据信号和该控制信号连接到各自的栅极输入端，并且源极-漏极路径交替地连接；第二晶体管组，其中所述多个时钟信号、内部数据信号和该控制信号连接到各自的栅极输入端，并且源极-漏极路径交替地连接。
根据上述结构，防止了时钟线中延迟时间增大，并且由于没有在第一寄存器或第二寄存器内的时钟线中插入诸如选择器之类的延迟元件，从而能够形成不受制造过程中变化的影响的时钟线。
4)在根据本发明上述基本结构的半导体器件中，第一寄存器或第二寄存器包括多个作为其输入的、分别具有不同相位的时钟信号，并且根据用于状态间转换的控制信号从所述多个时钟信号中选择时钟信号并使用，并且未选择的时钟信号的逻辑被固定。
根据上述结构，通过时钟信号相位的调节，可以在各种状态下防止工作频率降低，并且固定了未选择的时钟信号的逻辑，从而可以控制任何过多的功耗。
5)可以以如下方式有效地调整在4)中所述的半导体器件所述多个时钟信号的全部或一部分是多个信号对，构成每对的两个信号具有实质上相等的相位，并且所述多个信号对中的每一对都具有不同的相位。
此外，根据该用于状态间转换的控制信号，从所述多个时钟信号中选择信号并使用，并且构成未选择的信号对的时钟信号的逻辑被固定。
根据上述结构，因为固定了未选择的信号对的时钟信号的逻辑，所以可以控制任何过量的功率损耗。
6)在根据5)所述的半导体器件中，第一寄存器或第二寄存器优选进一步包括第一晶体管组，其中至少一个构成所述多个信号对的时钟信号和输入数据信号分别连接到其栅极输入端，并且交替地连接源极-漏极路径；以及第二晶体管组，其中至少一个构成所述多个信号对的时钟信号和内部数据信号分别连接到其栅极输入端，并且交替地连接源极-漏极路径。
根据上述结构，在第一寄存器或第二寄存器中，控制了时钟线中延迟的增大，并且可以形成不受制造过程中产生的变化的影响的时钟线。此外，控制了时钟线中延迟的增大，并且由于在时钟线中没有插入诸如选择器之类的延迟元件，从而可以形成不受制造过程中产生的变化的影响的时钟线。
7)在根据本发明的上述基本结构的半导体器件中，第一寄存器或第二寄存器包括单一的或多个分别具有不同相位的独立的时钟信号，并且进一步包括作为其输入的多个时钟信号对，构成每对的两个信号具有实质上相等的相位，所述多个信号对的每对具有不同的相位。然后，根据用于状态间转换的控制信号，选择时钟信号和信号对中的一个并使用，并且构成未选择的信号对的时钟信号的逻辑被固定。
根据上述结构，按照系统中各种模式(状态)的模式占用比，在相对较低的占用比的模式中操作的时钟信号构成信号对，而在相对较高的模式占用比的模式中操作的时钟信号直接用作寄存器的时钟信号。结果，可以有效地控制功耗，并且进一步能够提高面积效率。
8)在各个半导体器件中，第一状态与第二状态之间产生的差通常来自于电源电压中的差、基片电势中的差，或电路配置中的差异。在电路配置的差异的情况下，第一状态和第二状态是根据用于改变电路配置的转换信号产生的。
以下通过示例的方式说明本发明，但是本发明不限于附图中的图案，在附图中相同的参考号指示相似的元件，其中图1是说明根据本发明的第一优选实施例的半导体器件结构的方框图；图2是说明根据该第一优选实施例的半导体器件中的多时钟输入寄存器的特殊内部结构的电路图；图3是说明根据本发明的第二优选实施例的半导体器件的结构的方框图；图4是说明根据该第二优选实施例的半导体器件中的时钟控制电路的特殊内部结构方框图；图5是说明根据该第二优选实施例的半导体器件中多时钟输入寄存器的特殊内部结构的电路图；图6是说明根据该第二优选实施例的一个修改实例的半导体器件中的多时钟输入寄存器的特殊内部结构的电路图；图7是说明根据惯用技术的半导体器件结构的方框图；和图8是根据惯用技术的半导体器件的操作的时序图。
具体实施例方式
以下参考
本发明的优选实施例。
第一优选实施例图1是说明根据本发明的第一优选实施例的半导体器件的结构的方框图。
寄存器106经过延迟稳态电路104连接到寄存器102的后继级。多时钟输入寄存器110经过延迟改变电路108连接到寄存器106的后继级。此外，寄存器114经过延迟稳态电路112连接到寄存器110的后继级。在半导体器件制造之后，就电路延迟时间而言，延迟稳态电路104和112不受任何改变。相反，在延迟改变电路108中，当提供到晶体管的电源电压改变时，电路延迟时间改变。
在本实施例中，布置在延迟改变电路108后继级的寄存器110作为用于时钟控制的寄存器，尽管布置在延迟改变电路108先前级的寄存器106可以作为用于时钟控制的寄存器。此后，将先前级中的寄存器106称为第一寄存器106，而把后继级中的寄存器110称为第二寄存器110。本实施例对应于权利要求2和4，其中第二寄存器110构成用于时钟控制的寄存器。
第一寄存器106将数据信号输出到延迟改变电路108，第二寄存器110接收来自延迟改变电路108的该数据信号。分别具有不同相位的多个时钟信号C1至C3以及用于控制延迟改变电路108的电源电压变化的控制信号S1至S3输入到第二寄存器110。
当控制信号S1在积极的(active)“L”电平，并且控制信号S2和S3都在非积极的“H”电平时，称之为第一状态。
当控制信号S2在“L”电平，并且控制信号S1和S3都在“H”电平时，称之为第二状态。
当控制信号S3在“L”电平，并且控制信号S1和S2都在“H”电平时，称之为第三状态。
接下来，说明根据上述构造的本实施例的半导体器件的操作。
在控制信号S1＝“L”和控制信号S2＝S3＝“H”的第一状态中，电源电压VDD1提供到延迟改变电路108，并且时钟信号C1用作操作第二寄存器110的时钟信号。在这种情况下，从第一寄存器106输出的数据信号满足第二寄存器110中的建立时间。
图2是说明根据第一优选实施例的半导体器件中的多时钟输入寄存器110的特殊内部结构的电路图。
栅极输入为时钟信号C1的晶体管和栅极输入为控制信号S1的晶体管是源极-漏极连接的。
以相同的方式，栅极输入为时钟信号C2的晶体管和栅极输入为控制信号S2的晶体管是源极-漏极连接的。
以相同的方式，栅极输入为时钟信号C3的晶体管和栅极输入为控制信号S3的晶体管是源极-漏极连接的。三个控制信号S1至S3中的任何一个都设置在“L”电平。
以上述方式，第二寄存器110适于根据对应于S1至S3中任何一个设置在“L”电平的控制信号的时钟信号来操作。
更具体地，输入到晶体管栅极的时钟信号是时钟信号C1，其中该晶体管源极-漏极连接于栅极输入是控制信号S1的晶体管。当控制信号S 1在电平“L”时，第二寄存器110根据时钟信号C1操作。
输入到晶体管栅极的时钟信号是时钟信号C2，其中该晶体管源极-漏极连接于栅极输入是控制信号S2的晶体管。当控制信号S2在电平“L”时，第二寄存器110根据时钟信号C2操作。
输入到晶体管栅极的时钟信号是时钟信号C3，其中该晶体管源极-漏极连接于栅极输入是控制信号S3的晶体管。当控制信号S3在电平“L”时，第二寄存器110根据时钟信号C3操作。
在本实施例中，没有像惯用技术那样，在时钟线中使用诸如选择器之类的元件。因此，可以减少时钟线中门级的数量。结果，可以减小时钟信号的延迟值，并且可以形成不受制造过程中变化的影响的时钟线。
接下来，在控制信号S2＝“L”和控制信号S3＝S1＝“H”的第二状态中，低于电源电压VDD1的电源电压VDD2(＜VDD1)提供到延迟改变电路108，并且延迟改变电路108的延迟值比第一状态中更大。在这种情况下，时钟信号C2作为用于操作第二寄存器110的时钟信号。通过延迟元件D2延迟基本时钟信号C0的相位来得到时钟信号C2。结果，可以满足第二寄存器110中的数据信号的建立时间，并且可以防止工作频率降低。
接下来，在控制信号S3＝“L”并且控制信号S1＝S2＝“H”的第三状态中，低于电源电压VDD2的电源电压VDD3(＜VDD2)提供到延迟改变电路108，延迟改变电路108的延迟值比大于第二状态中更大。在这种情况下，时钟信号C3作为用于操作第二寄存器110的时钟信号。通过延迟元件D3延迟基本时钟信号C0的相位来得到时钟信号C3。延迟元件D3的延迟值大于延迟元件D2的延迟值。结果，可以满足第二寄存器110中的数据信号的建立时间，并且可以防止工作频率降低。
至此说明了本发明的第一优选实施例。此外，可以根据以下模式实现本发明。
1)在上面的说明中，栅极输入分别是时钟信号和控制信号的晶体管的源极和漏极，连接在第二寄存器110内。作为一种可选结构，可以把诸如选择器之类的元件插入到时钟线中，以根据控制信号S1至S3从不同的延迟值的时钟信号选择。从而，如上面例子中所述，在从第一状态到第三状态的转变中，可以满足第二寄存器110中的数据信号的建立时间，并且能够防止工作频率降低。
2)在上面的说明中，将用于接收延迟改变电路108的数据信号的寄存器110描述为时钟控制寄存器。但是，根据相同的原理，也可以把用于向延迟改变电路108输出数据信号的寄存器106用作时钟控制寄存器。更具体地，可以把分别具有不同相位的多个时钟信号和用作控制延迟改变电路108的电源电压的改变的信号的控制信号，输入到寄存器106。当延迟改变电路108的电源电压改变时，根据该控制信号转换用于操作寄存器106的时钟信号。从而，可以满足第二寄存器110中有关已经通过延迟改变电路108的，从寄存器106发送的数据信号的建立时间。
3)在上面的说明中，说明了数据信号的建立时间。作为选择，可以将相同的原理应用到数据信号的保持时间。更具体地，对于由延迟改变电路108的电源电压变化所产生的数据信号的延迟时间的改变，可以满足保持时间。
4)上面的说明基于延迟改变电路108的电源电压的变化。作为选择，本发明也可以应用到改变延迟改变电路108中的信号路径的延迟值被基片控制所改变的情况，并且可以进一步应用到作为重新配置延迟改变电路108的结果而改变数据信号的延迟值的情况。更具体地，当采用了相同的寄存器配置和时钟线配置时，可以防止工作频率降低。
5)在上面的说明中，说明了三种状态，但是，当状态的数量可能为两种或等于或大于四种的时候，可以获得相同的效果。
第二优选实施例图3是根据本发明的第二优选实施例的半导体器件的结构的方框图。在该方框图中，时钟控制电路200被插入在延迟改变电路108与延迟稳态电路112之间，代替了根据第一优选实施例的第二寄存器110。图4是根据第二优选实施例的半导体器件中的时钟控制电路200的特殊内部结构的方框图。
第一对时钟信号C11和时钟信号C12具有相同的相位，第二对时钟信号C13和时钟信号C14具有相同的相位，并且时钟信号C15输入到多时钟输入第二寄存器202。此外，用于控制延迟改变电路108的电源电压变化的控制信号S10输入到第二寄存器202。
基本时钟信号C0和控制信号S11的反相信号输入到与电路(AND)A1，其中该控制信号S11作为控制延迟改变电路108的电源电压变化的信号，并且与电路A1的输出是时钟信号C11。
此外，基本时钟信号C0和控制信号S11的非反相信号输入到或(OR)电路O1，并且或电路O1的输出是时钟信号C12。因此，构成第一对的时钟信号C11和时钟信号C12的相位彼此相等。
此外，基本时钟信号C0和控制信号S12的反相信号输入到与电路A2，其中控制信号S12作为另一个控制延迟改变电路108的电源电压变化的信号，并且与电路A2经过延迟元件D21的输出是时钟信号C13。
此外，基本时钟信号C0和控制信号S12的非反相信号输入到或电路O2，并且OR电路O2经过延迟元件D22的输出是时钟信号C14。延迟元件D22的延迟值实质上与延迟元件D21的延迟值相等。因此，构成第二对的时钟信号C13和时钟信号C14的相位彼此相等。
此外，基本时钟信号C0经过延迟元件D23之后成为时钟信号C15。延迟元件D23的延迟值大于延迟元件D21和D22的延迟值。
当控制信号S10在“H”电平，控制信号S11在“L”电平，并且控制信号S12在“H”电平时，规定为第一状态。
当控制信号S10在“H”电平，控制信号S12在“L”电平，并且控制信号S11在“H”电平时，规定为第二状态。
当控制信号S10在“L”电平，并且控制信号S11和S12都在“H”电平时，规定为第三状态。
接下来，说明根据上述构造的本实施例的半导体器件的操作。
在控制信号S10＝“H”，控制信号S11＝“L”，控制信号S12＝“H”的第一状态中，电源电压VDD1提供到延迟改变电路108，并且第一对时钟信号C11和C12作为用于操作第二寄存器202的时钟信号。在这种情况下，从第一寄存器106输出的数据信号满足第二寄存器202中的建立时间。
此时，由于控制信号S12在“H”电平，并且由反相器反相的“L”电平提供到与电路A2，所以时钟信号C1 3的逻辑被固定在“L”电平。此外，由于“H”电平提供到或电路O2，所以时钟信号C14的逻辑被固定在“H”电平。
图5是说明根据第二优选实施例的半导体器件中的多时钟输入寄存器202的特殊内部构造的电路图。
栅极输入为时钟信号C15的晶体管和栅极输入为控制信号S10的晶体管源极-漏极连接。当控制信号S10在“H”电平时，时钟信号C15不用于第二寄存器202的操作。
在第一状态中，控制信号S12在“H”电平，但是此时时钟信号S13被固定在“L”电平，并且时钟信号C14被固定在“H”电平。在第一状态中，由于控制信号S11在“L”电平，所以第一对时钟信号C11和C12是积极的，从而操作第二寄存器202。当没有用于第二寄存器202的操作的时钟信号C13和C14的逻辑因此而被固定时，时钟信号C13和C14中的功率损耗可以是零。
接下来，在控制信号S10＝“H”，控制信号S12＝“L”，控制信号S11＝“H”的第二状态中，低于电源电压VDD1的电源电压VDD2(＜VDD1)提供到延迟改变电路108，并且延迟改变电路108的延迟值增大。在这种情况下，以第一状态中的相同方式，第二对信号C13和C14是积极的，从而操作第二寄存器202。由延迟元件D21和D22将基本时钟信号C0的相位延迟而得到时钟信号C13和C14。因此，可以满足第二寄存器202中数据信号的建立时间，并且防止了工作频率降低。此时，没有用于第二寄存器202的操作的时钟信号C11和C12的逻辑被固定。因此，时钟信号C11和C12中的功率损耗可以是零。
接下来，在控制信号S10＝“L”，并且控制信号S11和S12＝“H”的第三状态中，低于电源电压VDD2的电源电压VDD3(＜VDD2)提供到延迟改变电路108，并且延迟改变电路108的延迟值变得比第二状态中更大。在这种情况下，由于控制信号S11和控制信号S12都在“H”电平，所以第一对信号和第二对信号的逻辑都被固定。由于控制信号S10在“L”电平，所以时钟信号C15作为用于操作第二寄存器202的时钟信号。由延迟元件D23延迟基本时钟信号C0的相位而得到时钟信号C15。延迟元件D23的延迟值大于延迟元件D21和D22的延迟值。因此，可以满足第二寄存器202中数据信号的建立时间，并且防止了工作频率降低。此时，没有用于第二寄存器202的操作的时钟信号C11至C14的逻辑被固定，从而时钟信号C11至C14中的功率损耗可以是零。
在上面的说明中，五个时钟信号输入到第二寄存器202。在该两对信号每个都具有相同相位时，实质上插入了三种相位的时钟信号。与电路和或电路分别执行逻辑固定，以便减小功率损耗。
现在，要确定在与电路和或电路中，产生所述多个不同时钟信号中的何种相位的时钟信号。在确定时，需要根据各个状态的占用比来使用它们。
假定在与电路和或电路中产生了具有占用比是最大水平的状态所需的相位的时钟信号。当激活了一种与占用比是最大水平的状态不相同的状态时，由于与电路和或电路中的逻辑固定，所以功率损耗减小，但是，不能获得最大概率。更具体地，不是在该不同状态被激活时，而是在占用比为最大状态的状态下，概率最大。与此相反，当最大占用比的状态激活时，在与电路和或电路中消耗功率。由于最大概率，功率损耗增大，这对减小功耗造成不利影响。
与上述假设相反，当与电路和或电路中产生了具有低占用比的状态所需的相位的时钟信号时，功率损耗更为有效地降低。因此，优选不使用与电路和或电路产生最大占用比的时钟信号。在图4的情况下，优选通过延迟元件D23的线路发送最大占用比的时钟信号。
作为一个实例，假设第一状态的概率是5％，第二状态的概率是10％，第三状态的概率是85％。优选不在与电路和或电路中产生概率是85％的第三状态所需的相位的时钟信号。从降低功率损耗而言，优选在与电路和或电路中产生第一和第二状态所需的相位的时钟信号，其中第一和第二状态分别具有低于第三状态的5％和10％的概率。
当各状态的占用比实质上相同时，并且与电路和或电路中的功率损耗比较低时，图6中所示的电路配置也是有效的，在这个电路配置中，所有时钟信号的逻辑都被与电路和或电路固定。从而，可以有效地控制功率损耗。
至此，说明了第二优选实施例。本发明可以进一步根据以下模式实现。
1)在上面的说明中，描述了用于接收延迟改变电路108的数据信号的第二寄存器202。但是，根据相同的原理，用于将数据信号输出到延迟改变电路108的第一寄存器106，也可以用作时钟控制寄存器。更具体地，假设输入了多对信号和一个单一或多个时钟信号，其中每对都具有相同相位，并且还输入了用于控制延迟改变电路108的电源电压变化的控制信号。当延迟改变电路108的电源电压改变时，根据控制信号选择用于操作第一寄存器106的时钟信号。从而，可以满足第二寄存器202中，通过延迟改变电路108从第一寄存器106发送的数据信号的建立时间。
2)在上面的说明中，描述了数据信号的建立时间。作为选择，可以将相同的原理应用到数据信号的保持时间。更具体地，可以满足由延迟改变电路108的电源电压的改变所产生的数据信号的延迟时间的变化的保持时间。
3)上面的说明是针对改变延迟改变电路108的电源电压的情况的。作为选择，本发明可以应用于通过基片控制改变延迟改变电路108中的信号路径的延迟值的情况，并且可以进一步应用于由于重新配置延迟改变电路108而造成数据信号的延迟值发生改变的情况。更具体地，当采用了相同的寄存器配置和时钟线时，可以防止工作频率降低。
4)在上面的说明中，说明了三种状态，但是，当状态的数量是二，或等于或大于四时，也能够获得相同的效果。
5)可以用可选电路代替作为逻辑固定的电路配置的与电路和或电路。
尽管详细地说明和图示了本发明，但是应当清楚地知道，这只是为了图示和举例说明本发明，而不是要限制本发明，本发明的精神和范围仅受权利要求项目的限制。
权利要求
1.一种具有两个不同于扫描模式的状态的半导体器件，包括至少一个电路，该电路中，在第一状态中从第一寄存器到第二寄存器的数据信号发送时间与在第二状态中从该第一寄存器到该第二寄存器的数据信号发送时间不相同，其中要输入到该第一寄存器的时钟信号的相位，是根据用于所述状态之间转换的控制信号调节的。
2.一种具有两个不同于扫描模式的状态的半导体器件，包括至少一个电路，该电路中，在第一状态中从第一寄存器到第二寄存器的数据信号发送时间与在第二状态中从该第一寄存器到该第二寄存器的数据信号发送时间不相同，其中要输入到该第二寄存器的时钟信号的相位，是根据用于所述状态之间转换的控制信号调节的。
3.一种具有两个不同于扫描模式的状态的半导体器件，包括至少一个电路，该电路中，在第一状态中从第一寄存器到第二寄存器的数据信号发送时间与在第二状态中从该第一寄存器到该第二寄存器的数据信号发送时间不相同，其中该第一寄存器包括多个作为其输入的分别具有不同相位的时钟信号，并且根据用于所述状态之间转换的控制信号从所述多个时钟信号中选择时钟信号并使用。
4.一种具有两个不同于扫描模式的状态的半导体器件，包括至少一个电路，该电路中，在第一状态中从第一寄存器到第二寄存器的数据信号发送时间与在第二状态中从该第一寄存器到该第二寄存器的数据信号发送时间不相同，其中该第二寄存器包括多个作为其输入的分别具有不同相位的时钟信号，并且根据用于所述状态之间转换的控制信号从所述多个时钟信号中选择时钟信号并使用。
5.根据权利要求3所述的半导体器件，其中该第一寄存器进一步包括第一晶体管组，其中所述多个时钟信号、输入数据信号和该控制信号连接到各自的栅极输入端，并且源极-漏极路径相互连接；以及第二晶体管组，其中所述多个时钟信号、内部数据信号和该控制信号连接到各自的栅极输入端，并且源极-漏极路径相互连接。
6.根据权利要求4所述的半导体器件，其中该第二寄存器进一步包括第一晶体管组，其中所述多个时钟信号、输入数据信号和该控制信号连接到各自的栅极输入端，并且源极-漏极路径相互连接；以及第二晶体管组，其中所述多个时钟信号、内部数据信号和该控制信号连接到各自的栅极输入端，并且源极-漏极路径相互连接。
7.一种具有两个不同于扫描模式的状态的半导体器件，包括至少一个电路，该电路中，在第一状态中从第一寄存器到第二寄存器的数据信号发送时间与在第二状态中从该第一寄存器到该第二寄存器的数据信号发送时间不相同，其中该第一寄存器包括多个作为其输入的分别具有不同相位的时钟信号，根据用于所述状态之间转换的控制信号从所述多个时钟信号中选择时钟信号并使用，并且未选择的时钟信号的逻辑被固定。
8.一种具有两个不同于扫描模式的状态的半导体器件，包括至少一个电路，该电路中，在第一状态中从第一寄存器到第二寄存器的数据信号发送时间与在第二状态中从该第一寄存器到该第二寄存器的数据信号发送时间不相同，其中该第二寄存器包括多个作为其输入的分别具有不同相位的时钟信号，根据用于所述状态之间转换的控制信号从所述多个时钟信号中选择时钟信号并使用，并且未选择的时钟信号的逻辑被固定。
9.根据权利要求7所述的半导体器件，其中所述多个时钟信号的全部或一部分是多个信号对，构成每对的两个信号具有实质上相等的相位，并且所述多个信号对中的每一对都具有不同的相位，其中根据用于所述状态之间转换的控制信号从所述多个时钟信号中选择时钟信号并使用，并且构成未选择的对的时钟信号的逻辑被固定。
10.根据权利要求8所述的半导体器件，其中所述多个时钟信号的全部或一部分是多个信号对，构成每对的两个信号具有实质上相等的相位，并且所述多个信号对中的每一对都具有不同的相位，其中根据用于所述状态之间的转换的控制信号从所述多个时钟信号中选择时钟信号并使用，并且构成未选择的对的时钟信号的逻辑被固定。
11.根据权利要求9所述的半导体器件，其中该第一寄存器进一步包括第一晶体管组，其中至少一个构成所述多个信号对的时钟信号和输入数据信号连接到各自的栅极输入端，并且源极-漏极路径相互连接；以及第二晶体管组，其中至少一个构成所述多个信号对的时钟信号和内部数据信号连接到各自的栅极输入端，并且源极-漏极路径相互连接。
12.根据权利要求10所述的半导体器件，其中该第二寄存器进一步包括第一晶体管组，其中至少一个构成所述多个信号对的时钟信号和输入数据信号连接到各自的栅极输入端，并且源极-漏极路径相互连接；以及第二晶体管组，其中至少一个构成所述多个信号对的时钟信号和内部数据信号连接到各自的栅极输入端，并且源极-漏极路径相互连接。
13.一种具有两个不同于扫描模式的状态的半导体器件，包括至少一个电路，该电路中，在第一状态中从第一寄存器到第二寄存器的数据信号发送时间与在第二状态中从该第一寄存器到该第二寄存器的数据信号发送时间不相同，其中该第一寄存器包括单一的或多个分别具有不同相位的独立的时钟信号和作为其输入的多个由两个具有实质上相等的相位的时钟信号构成的信号对，并且所述多个信号对中的每一对具有不同的相位；以及根据用于状态之间转换的控制信号，选择并使用该时钟信号和所述信号对中的一个，并且构成未选择的对的时钟信号的逻辑被固定。
14.一种具有两个不同于扫描模式的状态的半导体器件，包括至少一个电路，该电路中，在第一状态中从第一寄存器到第二寄存器的数据信号发送时间与在第二状态中从该第一寄存器到该第二寄存器的数据信号发送时间不相同，其中该第二寄存器包括单一的或多个分别具有不同相位的独立的时钟信号和作为其输入的多个由两个具有实质上相等的相位的时钟信号构成的信号对，并且所述多个信号对中的每一对具有不同的相位；以及根据用于状态之间转换的控制信号，选择并使用该时钟信号和所述信号对中的一个，并且构成未选择的对的时钟信号的逻辑被固定。
15.根据权利要求1至4，权利要求7和8所述的半导体器件，其中该第一状态与第二状态之间的差是由电源电压的差产生的。
16.根据权利要求1至4，权利要求7和8所述的半导体器件，其中该第一状态与第二状态之间的差是由基片电势的差产生的。
17.根据权利要求1至4，权利要求7和8所述的半导体器件，其中该第一状态与第二状态之间的差是由电路配置的差异产生的。
18.根据权利要求17所述的半导体器件，其中该第一状态和第二状态是根据用于改变该电路配置的转换信号产生的。
全文摘要
在关于寄存器的信号到达时间依照电路延迟时间的变化而不同的电路中，在前提供了一种能够调节寄存器的时钟信号的机构，以处理由于延迟时间的增大而不能满足寄存器中的建立时间，以及时钟信号的延迟时间响应各种模式中电路的延迟时间的变化而改变的情况。因此，可以满足寄存器中数据的建立时间，并且能够防止电路的工作频率降低。
文档编号G06F1/12GK1710509SQ200510077310
公开日2005年12月21日 申请日期2005年6月20日 优先权日2004年6月18日
发明者礒野贵亘 申请人:松下电器产业株式会社