专利名称：具有多个地址、数据及命令总线的存储器装置及方法
技术领域：
本发明涉及存储器装置，且更具体来说，涉及一种具有多个内部总线以提供增加 的性能的存储器装置及方法。
背景技术：
使存储器带宽(即，可写入或读取数据的速率)最大化是存储器装置性能中的重 要因素。己通过预取数据将存储器带宽增加到某一程度，使得在通过接收的存储器命 令调用所述数据时所述数据将是可用的。随着对存储器带宽需求的增加，为每一读取 预取的数据量或为每一写入施加到存储器装置的数据量也不断地增加。然而，简单地 不断增加预取数据的量导致从存储器中的单个位置预取大量的数据。最终，来自存储 器一完整页的数据将被预取。遗憾的是，来自单个位置的此大量数据通常并不是所需 要的。需要的是能够从不同的组同时预取较小量的数据。然而存储器装置(例如，动态随机存取存储器("DRAM")装置)的内部结构阻止其以在数据预取位置中提供更 大灵活性的方式操作。典型DRAM装置10的一部分显示在图1中。DRAM装置IO包括经由外部地址 总线18接收组、行及列地址的地址缓冲器14。双向数据缓冲器20经由外部数据总线 24接收写入数据，且向数据总线24输出读取数据。最后，命令解码器30经由外部命 令总线34接收及解码存储器命令，例如读取命令及写入命令。DRAM装置10还包括 如所属领域的技术人员将了解的其它电路，但为了简明起见，已从图1中省略了所述 电路。DRAM装置10包括第一及第二存储器阵列组40、 44，尽管还可包括额外组(未 显示)。组40、 44的每一者含有大量布置成行及列的存储器单元。响应于经由内部命 令总线50从命令解码器30接收到的读取或写入命令信号，经由内部全局数据总线52 将数据耦合到组40、 44中的一者或从组40、 44中的一者耦合数据。向其写入数据或 从其读取数据的特定行由经由内部全局地址总线54从地址缓冲器14接收到的行地址 指定。如在所属领域中众所周知， 一旦己打开一行存储器单元，则可易于存取所述打 开行中的存储器单元。因此，可容易地预取打开行中的数据。大致需要更多时间来打 开组40、 44中的相同或不同组中的不同行。从其读取数据或向其写入数据的打开行中 的特定列由从地址缓冲器14接收到的列地址识别。从图l中可看出，DRAM装置10具有单个内部命令总线50、单个内部数据总线
52及单个内部地址总线54。尽管可将内部数据总线52分割为单独的读取数据及写入 数据路径，但数据总线52—次仅可服务组40、 44中的一者。同样地，单个内部命令 总线50及单个内部地址总线54不能够同时寻址到组40、 44两者且向其提供命令。因 此，DRAM装置10不能够同时从相同或不同组40、 44中的不同行的存储器单元预取 数据。因此，需要一种用于同时存取相同或不同组中不同行的存储器单元的方法及系 统，使得可发生对不同位置中的较小块数据的预取，同时仍提供较高的存储器带宽。发明内容一种存储器装置及方法经由多个内部地址总线及多个内部数据总线存取存储器 装置中的多个组中的数据。响应于接收第一存储器地址，所述存储器装置在第一存储 器单元组中在所述第一存储器地址处起始第一存储器存取。在正处理所述第一存储器 存取时，所述存储器装置接收第二存储器地址。然后，在所述存储器装置中的第二存 储器单元组中在所述第二存储器地址处起始第二存储器存取。此第二存储器存取是在 正处理所述第一存储器存取时起始。在另一方面，所述存储器装置响应于第一存储器 命令在第一存储器单元组中起始第一存储器存取。在正处理第一存储器存取时，响应 于第二存储器命令在所述存储器装置中的第二存储器单元组中起始第二存储器存取。 以此方式操作的存储器装置允许从第一存储器单元组的数据预取，且在响应于所述预 取正从所述存储器装置转移数据时，可起始从第二存储器单元组的数据预取。
图l是具有单个组的地址、控制及数据总线的传统存储器装置的一部分的方块图。 图2是根据本发明的一个实例的存储器装置的一部分的方块图，其中使用两组地 址、控制及数据总线。图3是在图2的存储器装置中使用的命令解码器的一个实例的逻辑图。图4是在图2的存储器装置中使用的组多路复用器逻辑单元的一个实例的逻辑图。图5是在图2的存储器装置中使用的地址及数据多路复用器的一个实例的逻辑图。图6是根据本发明一个实例的计算机系统的方块图。
具体实施方式
图2显示根据本发明的一个实例的DRAM装置60。如图1的DRAM装置10 — 样，DRAM装置60包括数个存储器单元组，其中的两个组40、44显示在图2中。DRAM
装置60还包括分别在DRAM10中使用的外部地址、数据及命令总线18、 24、 34，以 及在DRAM 10中使用的地址缓冲器14、数据缓冲器20及命令解码器30。命令解码 器30的更具体实例显示在图3中且将结合所述图加以解释。DRAM 60主要是在其内部总线结构上不同于DRAM 10， DRAM 60的内部总线 结构为其提供额外性能能力。DRAM装置60还包括如所属领域的技术人员将了解的 其它电路。然而，此种其它电路与本发明的各种实例关系不是特别密切。因此，为了 简明起见，已从图2中省略了所述电路。如图2中所示，单个内部地址总线62从地址缓冲器14延伸到地址多路复用逻辑 66。同样地，单个内部数据总线64从数据缓冲器20延伸到数据多路复用逻辑68。地 址多路复用逻辑66将来自地址缓冲器14的地址耦合到两个全局地址总线70、74中的 任一者。如下文更加详细地解释，全局地址总线70、 74允许同时寻址两个组40、 44。 数据多路复用逻辑68在从数据缓冲器20到两个全局数据总线76、 78中的任一者之间 耦合数据。全局数据总线76、 78允许在正将写入数据耦合到组40、 44中的另一者或 从组40、 44中的另一者耦合读取数据的同时将写入数据耦合到组40、 44中的一者或 从组40、 44中的一者耦合读取数据。将结合图5解释地址多路复用器逻辑66及数据 多路复用器逻辑68的更多具体实例。全局地址总线70、 74及全局数据总线76、 78分别耦合到与存储器阵列组40、 44 相关联的组多路复用器逻辑单元80、 82。还存在用于任何额外存储器阵列组(未显示) 的额外组逻辑单元(未显示)。组多路复用器逻辑单元80、 82的每一者经由地址总线 86、及读取/写入("R/W")命令("Cmd")总线88及数据总线90与其相应组40、 44 进行通信。组多路复用器逻辑单元80、 82由经由线路92、 94施加的选择信号控制。 单元80、 82还经由R/WCmd总线96接收来自命令解码器30的相应R/WCmd信号， 且经由R/WCmd总线88将所述信号施加到组40、 44。将结合图4解释组多路复用器 逻辑单元80、 82的更具体实例。在操作中，外部命令施加到外部命令总线34上的DRAM装置60。所述命令解码 器解码所述命令，且将对应于经解码命令的信号耦合到组多路复用逻辑单元80、 82。 命令解码器30确定哪个全局地址总线70、74应接收经由外部地址总线18施加到地址 缓冲器14的外部地址且产生对应的选择信号。将所述选择信号施加到地址多路复用器 逻辑66使得逻辑66将所述地址耦合到全局地址总线70、 74中的对应者。还将所述选 择信号施加到数据多路复用器逻辑68以致使逻辑68将数据缓冲器20耦合到全局数据 总线76、 78中的对应者。最后，将所述选择信号施加到组多路复用器逻辑单元80、 82以致使其将全局地址总线70、 74中的对应者及全局数据总线76、 78中的对应者耦 合到存储器阵列组40、 44中的一者。外部命令优选地包括识别所述命令被引导到的组40、 44的至少一个位。响应于 包括所述组识别位的外部命令，命令解码器30将组0 R/W Cmd信号施加到组多路复 用器逻辑单元80或将组1 R/WCmd信号施加到组多路复用器逻辑单元82。作为响应，
所选定的组多路复用器逻辑单元80或82经由R/W Cmd总线88将R/W Cmd信号耦 合到对应的组40或44。响应于所述组识别位，所选定的组多路复用器逻辑单元80或 82还将来自所选定的全局地址总线70或74的地址耦合到地址总线86，且其将所选定 的全局数据总线76、 78耦合到数据总线90。如果所述存储器命令是读取命令，那么 读取数据将被从对应于所接收到地址的组40或44中的位置耦合到数据缓冲器20。如 果所述存储器命令是写入命令，那么来自数据缓冲器20的写入数据将被耦合到对应于 所接收到地址的组40或44中的位置。使用两个内部地址总线70、 74及两个内部数据总线76、 78允许以交错的方式同 时存取组40、 44。因此，DRAM装置60可在从另一组44预取数据的同时预取组40 中的一者中的数据。如所属领域的技术人员众所周知，在实际上正从组40、 44中的一 者耦合读取数据时，组40、 44中的另一者(例如)通过均衡而优选地准备输出读取数 据。因此，可从DRAM装置60不断地耦合读取数据。其它操作模式也是可能的。可作为图2的DRAM装置60中的命令解码器30使用的命令解码器100的实例 显示在图3中。图中显示产生总线1选择及总线2选择信号及产生组0的R/W Cmd 信号的命令解码器100的部分，应了解还包括用于为其它组产生R/W Cmd信号的额 外电路。如图3中所示，每当DRAM装置60中的地址解码器(未显示)对组0的组 地址进行解码时，经解码的组O地址位为有效高。如上文所解释，有效高组0地址位 启用多个AND门102 (其中仅一个显示在图3中)以将经解码的R/WCmd信号传送 到组多路复用器逻辑单元80 (图2)。经解码的组位启用其它组的AND门102 (未显 示)以将经解码的R/WCmd信号传送到其它组的组多路复用器逻辑单元。命令解码器100还包括在CLK输入处接收经解码R/W Cmd信号中的一者的触发 器106。触发器106的数据("D")输入经由反相器108接收触发器106的Y输出。因 此，触发器106的Y输出随着经解码R/WCmd信号的每一上升沿切换。当触发器106 的Y输出为高时，其启用AND门110以使总线1选择信号为有效高。当触发器106 的Y输出为低时，其通过反相器116启用AND门114以使总线2选择信号为有效高。 因此，总线1及总线2选择信号响应于每一组经解码的R/WCmd信号交替为有效高。 因此，全局地址总线70、 74 (图2)及全局数据总线76、 78响应于从外部命令总线 34接收到的每一存储器命令交替地用于将地址耦合到组40、 44以及将数据耦合到组 40、 44及从组40、 41耦合数据。可用作图2的DRAM装置60中组多路复用器逻辑单元80、 82的组多路复用器 逻辑单元120的一个实例显示在图4中。组多路复用器逻辑单元120包括地址多路复 用器122，所述地址多路复用器122具有耦合到全局地址总线70、 74的相应输入端口 及耦合到存储器阵列组O的单个输出端口 (图2)。同样地，数据多路复用器124具有 耦合到全局数据总线76、 78的相应输入及耦合到存储器阵列组0的单个输出端口。多 路复用器122、 124由共同Sell及Sel2信号控制。Sell信号由AND门126产生，且 Sel2信号由AND门128产生。AND门126、 128由组0的为有效高的R/WCmd信号
中的一者启用。当AND门126、 128由引导到相应组的命令启用时，AND门126响 应于总线1选择选择信号产生Sell信号，且AND门128响应于总线2选择信号产生 Sel2信号。可用作图2的DRAM装置60中的地址多路复用器逻辑66及数据多路复用器逻 辑68的地址多路复用器逻辑140及数据多路复用器逻辑144的一个实例显示在图5 中。参照图5，地址多路复用器逻辑140及数据多路复用器逻辑144分别包括地址多 路复用器150及数据多路复用器154。地址多路复用器150具有耦合到全局地址总线 70、 74的相应输入端口，及耦合到存储器阵列组0 (图2)的单个输出端口。同样地， 数据多路复用器1154具有耦合到全局数据总线76、 78的相应输入及耦合到存储器阵 列组0的单个输出端口。以与控制组多路复用器逻辑单元120中的地址多路复用器122 (图4)及数据多路复用器124相同的方式通过共同Sell及Sel2信号控制多路复用器 150、 154。如上所解释，Sell及Sel2信号由图4中所示的组多路复用器逻辑单元120 产生。根据本发明的存储器装置的DRAM装置60或另一实例可用于各种电子系统中。 举例来说，其可用于基于处理器的系统中，例如，图6中所示的计算机系统200。计 算机系统200包括用于实施各种计算功能(例如，执行特定软件以实施特定计算或任 务)的处理器202。处理器202包括通常包括地址总线、控制总线及数据总线的处理 器总线204。此外，计算机系统200还包括耦合到处理器202的一个或多个输入装置 214 (例如键盘或鼠标)以允许操作者与计算机系统200介接。通常，计算机系统200 还包括耦合到处理器202的一个或多个输出装置216，所述输出装置通常为打印机或 视频终端。 一个或多个数据存储装置218通常也耦合到处理器202以允许处理器202 将数据存储在内部或外部存储媒体(未显示)中或从内部或外部存储媒体检索数据。 典型存储装置218的实例包括硬盘及软盘、磁带及光盘只读存储器(CD-ROM)。处理 器202通常还耦合到高速缓冲存储器226 (其通常是静态随机存取存储器("SRAM")) 且经由存储器控制器230耦合到DRAM 60。存储器控制器230通常包括耦合到DRAM 60的控制总线236及地址总线238。数据总线240经由存储器控制器230直接地(如 图所示)或通过某一其它手段从DRAM 60耦合到处理器总线204。从上文应了解，尽管本文所阐述的本发明特定实施例是出于说明的目的，然而所 属领域的技术人员应了解可作出各种修改而不背离本发明的精神及范围。举例来说， 图3及4显示使用特定逻辑元件(例如，AND门)构建的各种组件。然而，应了解可 使用其它类型的门或逻辑元件或其它电路来构建所述及其它组件。因此，本发明仅受 随附权利要求书的限制。
权利要求
1、一种存储器装置，其包含外部端口，其将存储器命令、存储器地址及写入数据耦合到所述存储器装置中，所述外部端口进一步耦合来自所述存储器装置的读取数据；多个内部地址总线；多个内部数据总线；地址耦合电路，其可操作以将对应于来自所述外部端口的所述存储器地址的存储器地址信号耦合到所述内部地址总线中的所选定者；数据耦合电路，其可操作以将对应于来自所述外部端口的所述写入数据的写入数据信号耦合到所述内部数据总线中的所选定者，所述数据耦合电路进一步可操作以将对应于来自所述内部数据总线中的所选定者的所述读取数据的读取数据信号耦合到所述外部端口；多个存储器单元组；组耦合电路，其用于所述存储器单元组中的每一组，所述组耦合电路可操作以将来自所述内部地址总线中的所选定者的所述存储器地址信号耦合到所述相应组，所述组耦合电路进一步可操作以将来自所述内部数据总线中的所选定者的所述写入数据信号耦合到所述相应组且将来自所述相应组的所述读取数据信号耦合到所述内部数据总线中的所选定者；及控制电路，其耦合到所述地址耦合电路、所述数据耦合电路及所述组耦合电路的控制输入，所述控制电路可操作以将信号施加到所述地址耦合电路以致使所述地址耦合电路选择所述地址信号耦合到的所述内部地址总线，将信号施加到所述数据耦合电路以致使所述数据耦合电路选择所述写入数据信号耦合到的且从其耦合所述读取数据信号的所述内部数据总线，以及将信号施加到所述组耦合电路以致使所述组耦合电路选择从其耦合所述地址信号的所述内部地址总线及选择写入数据耦合到的且从其耦合读取数据的所述内部数据总线。
2、 如权利要求1所述的存储器装置，其中所述存储器单元组包含动态随机存取 存储器单元组。
3、 如权利要求1所述的存储器装置，其进一步包含接收来自所述外部端口的所 述存储器命令且解码所述接收的命令以输出对应命令信号的命令解码器。
4、 如权利要求3所述的存储器装置，其中所述命令解码器包含所述控制电路的 至少一部分。
5、 如权利要求3所述的存储器装置，其进一步包含经耦合以接收来自所述命令 解码器的所述命令信号的命令总线，且其中所述组耦合电路的每一者进一步可操作以 将来自所述命令总线的所述命令信号耦合到所述相应组。
6、 如权利要求5所述的存储器装置，其中所述组耦合电路的每一者接收指示对 所述相应组的存取的相应地址信号，且其中所述组耦合电路的每一者可操作以响应于 接收指示对所述相应组的存取的所述地址信号将来自所述命令总线的所述命令信号耦 合到所述相应组。
7、 如权利要求1所述的存储器装置，其中所述外部端口包含接收所述存储器命令的命令总线端口、接收所述存储器地址的地址总线端口及接收所述写入数据且从其 输出所述读取数据的数据总线端口。
8、 如权利要求1所述的存储器装置，其中所述地址耦合电路包含地址多路复用器，所述地址多路复用器具有经耦合以接收来自所述外部端口的所述存储器地址的输 入总线端口及耦合到所述多个内部地址总线中的相应者的多个输出总线端口。
9、 如权利要求1所述的存储器装置，其中所述数据耦合电路包含数据多路复用 器，所述数据多路复用器具有耦合到所述外部端口的第一总线端口及耦合到所述多个 内部数据总线中的相应者的多个输出总线端口。
10、 如权利要求1所述的存储器装置，其中所述控制电路包含逻辑电路，所述逻 辑电路产生施加到所述地址耦合电路、所述数据耦合电路及所述组耦合电路进而依序 到达呈序列形式的所述内部地址总线及内部数据总线中的每一者的信号，所述逻辑电 路由施加到所述外部端口的所述存储器命令触发。
11、 如权利要求IO所述的存储器装置，其中所述逻辑电路包含切换触发器，其具有经耦合以接收每当所述存储器命令中的一者被施加到所述外部端口时产生的信号的时钟输入；及多个逻辑门，其耦合到所述切换触发器，所述逻辑的每一者产生每当所述触发器 切换时依序选择所述内部地址总线中的相应者及所述内部数据总线中的相应者的相应 信号。
12、 如权利要求1所述的存储器装置，其中所述组耦合电路包含地址多路复用 器，其具有耦合到所述相应组的输出端口及耦合到所述多个内部地址总线中的相应者 的多个输入总线端口；及数据多路复用器，其具有耦合到所述相应组的输出端口及耦合到所述多个内部数据总线中的相应者的多个输入总线端口。
13、 一种基于处理器的系统，其包含 处理器，其具有处理器总线；输入装置，其通过适于允许数据被输入到所述计算机系统中的所述处理器总线耦合到所述处理器；输出装置，其通过适于允许数据从所述计算机系统输出的所述处理器总线耦合到 所述处理器；及存储器装置，其包含外部端口 ，其耦合到所述处理器总线以接收来自所述处理器的存储器命令、 存储器地址及写入数据且将读取数据耦合到所述处理器； 多个内部地址总线； 多个内部数据总线；地址耦合电路，其可操作以将对应于来自所述外部端口的所述存储器地址的 存储器地址信号耦合到所述内部地址总线中的所选定者；数据耦合电路，其可操作以将对应于来自所述外部端口的所述写入数据的写 入数据信号耦合到所述内部数据总线中的所选定者，所述数据耦合电路进一步可操作 以将对应于来自所述内部数据总线中的所选定者的所述读取数据的读取数据信号耦合 到所述外部端口；多个存储器单元组；组耦合电路，其用于所述存储器单元组中的每一组，所述组耦合电路可操作 以将来自所述内部地址总线中的所选定者的所述存储器地址信号耦合到所述相应组， 所述组耦合电路进一步可操作以将来自所述内部数据总线的中所选定者的所述写入数 据信号耦合到所述相应组且将来自所述相应组的所述读取数据信号耦合到所述内部数 据总线中的所选定者；及控制电路，其耦合到所述地址耦合电路、所述数据耦合电路及所述组耦合电 路的控制输入，所述控制电路可操作以将信号施加到所述地址耦合电路以致使所述地 址耦合电路选择所述地址信号耦合到的所述内部地址总线，将信号施加到所述数据耦 合电路以致使所述数据耦合电路选择所述写入数据信号耦合到的且从其耦合所述读取 数据信号的所述内部数据总线，以及将信号施加到所述组耦合电路以致使所述组耦合 电路选择从其耦合所述地址信号的所述内部地址总线及选择写入数据耦合到的且从其 耦合读取数据的所述内部数据总线。
14、 如权利要求13所述的基于处理器的系统，其中所述存储器单元组包含动态 随机存取存储器单元组。
15、 如权利要求13所述的基于处理器的系统，其进一步包含接收来自所述外部 端口的所述存储器命令且解码所述接收的命令以输出对应命令信号的命令解码器。
16、 如权利要求15所述的基于处理器的系统，其中所述命令解码器包含所述控 制电路的至少一部分。
17、 如权利要求15所述的基于处理器的系统，其进一步包含经耦合以接收来自 所述命令解码器的所述命令信号的命令总线，且其中所述组耦合电路的每一者进一步 可操作以将来自所述命令总线的所述命令信号耦合到所述相应组。
18、 如权利要求17所述的基于处理器的系统，其中所述组耦合电路的每一者接 收指示对所述相应组的存取的相应地址信号，且其中所述组耦合电路的每一者可操作 以响应于接收指示对所述相应组的存取的所述地址信号将来自所述命令总线的所述命 令信号耦合到所述相应组。
19、 如权利要求13所述的基于处理器的系统，其中所述外部端口包含接收所述 存储器命令的命令总线端口、接收所述存储器地址的地址总线端口及接收所述写入数 据且从其输出所述读取数据的数据总线端口。
20、 如权利要求13所述的基于处理器的系统，其中所述地址耦合电路包含地址 多路复用器，所述地址多路复用器具有经耦合以接收来自所述外部端口的所述存储器 地址的输入总线端口及耦合到所述多个内部地址总线中的相应者的多个输出总线端□。
21、 如权利要求13所述的基于处理器的系统，其中所述数据耦合电路包含数据 多路复用器，所述数据多路复用器具有耦合到所述外部端口的第一总线端口及耦合到 所述多个内部数据总线中的相应者的多个输出总线端口。
22、 如权利要求13所述的基于处理器的系统，其中所述控制电路包含逻辑电路， 所述逻辑电路产生施加到所述地址耦合电路、所述数据耦合电路及所述组耦合电路进 而依序到达呈序列形式的所述内部地址总线及内部数据总线中的每一者的信号，所述 逻辑电路由施加到所述外部端口的所述存储器命令触发。
23、 如权利要求22所述的基于处理器的系统，其中所述逻辑电路包含切换触发器，其具有经耦合以接收每当所述存储器命令中的一者被施加到所述外 部端口时产生的信号的时钟输入；及多个逻辑门，其耦合到所述切换触发器，所述逻辑的每一者产生每当所述触发器 切换时依序选择所述内部地址总线中的相应者及所述内部数据总线中的相应者的相应信号。
24、 如权利要求13所述的基于处理器的系统，其中所述组耦合电路包含地址 多路复用器，其具有耦合到所述相应组的输出端口及耦合到所述多个内部地址总线中 的相应者的多个输入总线端口；及数据多路复用器，其具有耦合到所述相应组的输出端口及耦合到所述多个内部数据总线中的相应者的多个输入总线端口。
25、 一种在存储器装置中存取数据的方法，所述方法包含 将第一存储器地址耦合到所述存储器装置；在所述存储器装置中的第一存储器单元组中在所述第一存储器地址处起始第一 存储器存取；当正处理所述第一存储器存取时，将第二存储器地址耦合到所述存储器装置； 当正处理所述第一存储器存取时，在所述存储器装置中的第二存储器单元组中在 所述第二存储器地址处起始第二存储器存取，所述第二组不同于所述第一组。
26、 如权利要求25所述的方法，其进一步包含将第一存储器命令连同所述第一存储器地址耦合到所述存储器装置；及 将第二存储器命令连同所述第二存储器地址耦合到所述存储器装置。
27、 如权利要求26所述的方法，其中所述第一存储器命令不同于所述第二存储 器命令。
28、 如权利要求25所述的方法，其进一步包含当正处理所述第二存储器存取时，将第三存储器地址耦合到所述存储器装置；及 当正在所述第二存储器单元组中处理所述第二存储器存取时，在所述存储器装置 中的所述第一存储器单元组中在所述第三存储器地址处起始第三存储器存取。
29、 如权利要求25所述的方法，其中所述第一及第二存储器单元组包含动态随机存取存储器单元。
30、 一种在存储器装置中存取数据的方法，其包含将第一存储器命令耦合到所述存储器装置；响应于所述第一存储器命令，在所述存储器装置中的第一存储器单元组中起始第 一存储器存取；当正处理所述第一存储器存取时，将第二存储器命令耦合到所述存储器装置； 当正处理所述第一存储器存取时，响应于所述第二存储器命令，在所述存储器装 置中的第二存储器单元组中起始第二存储器存取，所述第二组不同于所述第一组。
31、 如权利要求30所述的方法，其中所述第一存储器命令不同于所述第二存储 器命令。
32、 如权利要求30所述的方法，其进一步包含当正处理所述第二存储器存取时，将第三存储器命令耦合到所述存储器装置；及 当正在所述第二存储器单元组中处理所述第二存储器存取时，响应于所述第三存 储器命令，在所述存储器装置中的所述第一存储器单元组中起始第三存储器存取。
33、 如权利要求30所述的方法，其中所述第一及第二存储器单元组包含动态随 机存取存储器单元。
34、 一种在基于处理器的系统中预取系统存储器中的数据的方法，所述基于处理 器的系统具有耦合到具有多个存储器单元组的所述系统存储器的处理器，所述方法包 含从所述系统存储器中的所述存储器单元组中的第一组预取数据；及 当响应于所述从所述第一存储器单元组预取数据而将数据从所述系统存储器转移到所述处理器时，起始从所述系统存储器中的所述存储器单元组中的第二组的数据预取。
35、 如权利要求34所述的方法，其中所述系统存储器包含动态随机存取存储器装置。
36、 如权利要求34所述的方法，其中所述起始从所述系统存储器中的所述存储 器单元组中的第二组的数据预取的动作包含将存储器命令及存储器地址耦合到所述系 统存储器。
37、 如权利要求34所述的方法，其中所述组的每一组具有多个存储器单元页， 且其中从所述存储器单元组中的第一组预取数据的动作包含从所述第一组中少于整个 存储器单元页预取数据，且其中起始从所述系统存储器中的所述存储器单元组中的第 二组的数据预取的动作包含起始从所述第二组中的少于整个存储器单元页的数据预取。
全文摘要
一种动态随机存取存储器(“DRAM”)装置包括一对通过地址多路复用器(66)选择性地耦合到外部地址总线的内部地址总线，及一对通过数据多路复用器选择性地耦合到外部数据总线的内部数据总线。所述DRAM装置还包括用于每一存储器单元组的组多路复用器(80)，所述组多路复用器(80)选择性地将所述内部地址总线中的一者及所述内部数据总线中的一者耦合到相应的存储器单元组。命令解码器(30)所产生的选择信号致使所述多路复用器响应于所述命令解码器接收的每一存储器命令而选择交替的内部地址及数据总线。
文档编号G06F12/00GK101401166SQ200680027440
公开日2009年4月1日 申请日期2006年7月13日 优先权日2005年7月26日
发明者杰弗里·赖特, 詹姆斯·卡勒姆 申请人:美光科技公司