专利名称：半导体芯片、应答机以及制造应答机的方法
技术领域：
本发明涉及一种半导体芯片、一种应答机以及一种制造应答机的方法。
背景技术：
已公布的德国专利申请101 33 588 Al公开了一种安置于芯片载体上 的半导体芯片和天线。所述芯片载体和天线分别具有以非导电胶层粘结在 一起的导电表面，使得导电表面电容性耦合。所述导电表面与中间的非导 电胶层构成了电容器，所述电容器的电容主要决定于胶层厚度。然而，在 某一厚度范围以内不能精确地涂抹胶层，这使得包含天线在内的不同芯片 的电容各不相同。
发明内容
本发明的目的在于，提供一种其天线同芯片发生电容性耦合的应答机 的半导体芯片，其中所述芯片被设计为，所述电容性耦合可以相对简单的 方式，采用具有相对较小的公差的预定义电容予以建立。本发明的另一目 的在于，提供一种相应的制造这样的应答机的方法。
本发明的目的是通过用于应答机的半导体芯片予以实现的，所述半导 体芯片包括具有表面的芯片衬底、安置在所述表面上的芯片端子、覆盖 所述表面并完全覆盖所述芯片端子的钝化层，使得带有天线端子的天线可 以在芯片端子上附着于所述芯片，从而使芯片端子、钝化层和天线端子形 成第一电容器。本发明的芯片应当同天线结合使用，以形成应答机。天线 可以捕获需要由芯片的电路进行处理的信号，或者该电路可以产生需要用 天线发射的信号。为此，天线和芯片端子电容性耦合。这种耦合可以用芯 片端子和天线端子间的第一电容器进行建模。相应电容主要取决于天线端 子和芯片端子间的电介质的厚度。根据本发明，该电介质是由覆盖在本发 明的芯片的表面以及芯片端子上的钝化层形成的。
一般而言，为了防止化学作用、腐蚀、或包装过程中的处理破坏本发
5明的半导体芯片的电气性能，钝化层是密封层。钝化层还保护半导体芯片 使其不受潮湿或污染的影响。钝化层的适宜材料包括氮化硅以及二氧化硅。 这样的钝化层的优势在于，可以利用公知方法以相对较小的公差将钝化层 沉积在衬底表面上。因此，钝化层可以被施加于衬底表面上达公差相对较 小的预定义厚度，，从而导致芯片端子和天线的电容性耦合而获得公差相对 较小的预定义电容。
特别地，钝化层可以是部分或完全覆盖衬底表面并完全覆盖芯片端子 的单一均质层。钝化层还可以是由彼此相邻的不同部分层构成的一层，例 如，使得部分层之一完全覆盖各芯片端子，而另一部分层部分或完全覆盖 其余的衬底表面。此时，可以选择完全覆盖芯片端子的部分层的材料，使 其特别适合作为电介质。
本发明的芯片应当同天线结合，从而形成应答机。由于天线和芯片端 子电容性耦合，因此无须通过例如蚀刻钝化层的方式使芯片端子暴露在外， 以使芯片端子和天线发生电耦合。因此，可以节省芯片制造工艺的一道工 序。
天线可以是环形天线。传统芯片包括必要的位于半导体芯片内的内部 电容器，所述内部电容器同天线串联以防止发生直流短路。由于本发明的 半导体芯片是针对芯片和天线间的电容性耦合进行设计的，因此可以省去 这样的内部电容器。这可以导致简化的芯片布局，从而减小了电子元件所 需的芯片面积。
本发明的半导体芯片可以电连接至天线端子的第一凸起。所述第一凸 起在芯片端子上方被沉积于钝化层上。所述第一凸起是导电的，并且可由 金制成。由于第一凸起的缘故，天线和芯片端子间的距离小于天线和其余 衬底表面间的距离。这可使芯片端子和天线间的杂散电容有所减小，并且 可以减小芯片端子和天线间的预期电容的公差。在钝化层上未沉积凸起的
区域，钝化层和天线间的间隔可填充以适当的下填材料(underfill material)。 本发明的半导体芯片可以包括导电区，所述导电区位于所述表面上 并由钝化层完全覆盖，当天线被附着于芯片时，所述导电区同天线一起形 成第二电容器；和/或同导电结构形成第三电容器。天线和导电区可以被形 成为，例如通过将导电区电连接至芯片端子或通过至少使一些导电区相互 连接，使第二电容器同由芯片端子、天线端子和中间钝化层形成的第一电容器串联和/或并联。第二电容器可形成二进制步进电容器(binary stepped capacitors),用于将天线调节至期望谐振频率。因此，芯片、天线、或所获 得的电容的公差可以在装配最终的应答机的过程中得到补偿。
如果导电区同导电结构连在一起，那么例如可以用所获得的第三电容 器作为芯片衬底内的半导体芯片的电容器修正电路，所述导电结构可以沉 积在天线的衬底之上。因此，这些电容器可用于天线耦合以外的用途。有 利地，由于事实上芯片内只存在电容器的一个极板，因此可以节省芯片面 积。另一极板位于芯片以外，例如安置在天线衬底上。在受限方案中，本 发明的半导体芯片包括开关，用于将所述导电区中至少一个导电区电连 接至所述芯片端子，或用于使所述导电区中至少一些导电区相互电连接。 这样一来，就可以相对简单通过断开和闭合这些开关的方式，对包括天线 以及本发明的半导体芯片在内的组装应答机进行调节。开关可以是二极管 开关或三极管开关，特别地可以将开关集成在衬底内部。
本发明的半导体芯片可以包括电连接至所述天线和/或所述导电结构 的第二凸起。所述第二凸起在所述导电区上方被沉积于所述钝化层上。这 样一来，所获得的第二和/或第三电容器就可以被构造为具有相对较小的公 差。本发明的目的还可以通过应答机予以实现，所述应答机包括本发明 的半导体芯片；带有天线端子的天线，所述天线在所述芯片端子的上方被 附着于所述芯片，使得所述芯片端子、所述钝化层和所述天线端子形成第 一电容器。天线端子可以电连接至第一凸起和/或天线可以电连接至第二凸 起。这样一来，位于各芯片端子的所获得的电容就取决于第一和第二电容 器的组合，具体地，第二电容器可以串联和/或并联于第一电容器。
天线可以通过导电或非导电胶附着于所述钝化层。导电胶确保天线和 凸起间具有良好的电接触。
天线可以是感应天线，具有电感，或包括附加电感，使电感与所述第 一和第二电容器相结合所获得的谐振频率成为谐振频率。该谐振频率可以 通过在所述芯片端子和所述导电区间建立电连接和/或通过断开所述天线 的天线结构的方式进行调节，所述天线结构连接第二凸起。
本发明的目的还可以通过制造应答机的方法予以实现，所述方法包括 以下步骤-
将钝化层沉积于芯片衬底的表面；所述表面包括芯片端子，所述钝化层覆盖所述表面，并完全覆盖所述芯片端子；以及
至少间接地在所述芯片端子上方将天线的天线端子附着于所述钝化 层，使所述芯片端子、所述天线端子、以及所述钝化层构成第一电容器。 本发明的方法还包括在将所述天线端子附着于所述钝化层前执行以下
步骤
将导电区沉积于所述表面上；
将所述钝化层沉积于所述芯片衬底的所述表面上，使所述钝化层覆盖
所述表面、所述芯片端子、以及所述导电区；
在所述芯片端子上方，将第一凸起沉积于所述钝化层上； 在所述导电区上方，将第二凸起沉积于所述钝化层上；以及 将所述第一凸起电连接至所述天线端子，并将所述第二凸起电连接至
所述天线。
以下，将以非限制性示例，参考如图所示的实施例，对本发明予以详 细描述。
图1至5是示出了本发明的半导体芯片的第一示例实施例的制造过程 的不同步骤；
图6、7是包含图1至5的半导体芯片和天线在内的本发明的应答机的
第一示例实施例的剖面图8是图6和7的应答机的天线的顶视图9是本发明的半导体芯片的第二示例实施例的剖面图10、 11是包含图9的半导体芯片的本发明的应答机的第二示例实施
例的剖面图；以及
图12是另一天线的顶视图。
具体实施例方式
图1至5示出了用于制造半导体芯片1的步骤，所述半导体芯片1将 同天线2结合成图6和7所示的应答机3。图4和图5示出了最终的半导 体芯片1，图8示出了天线2的顶视图。半导体芯片l包括具有衬底表面 5的芯片衬底4。众所周知，芯片衬底4包括未示出的电路。在完成应答机3时，利用
第一芯片端子6和第二芯片端子7使半导体芯片1的电路同天线2电容 性耦合。如图1和2所示，芯片端子6、 7被配备于芯片衬底4的衬底表 面5上，并且对于示例实施例分别具有矩形面积A，其中图2是图1制造 步骤中半导体芯片1的顶视图。
对于示例实施例，半导体芯片l包括第一导电区8、第二导电区9、 第三导电区10、和第四导电区11，上述导电区全部是以已知的沉积技术 沉积在衬底表面5上的。第一和第三导电区8、 IO分别具有矩形形状，并 且小于第一和第二芯片端子6、 7的面积A。从图2可以明显看出，第二和 第四导电区9、 ll分别具有矩形形状，并且小于第一和第三导电区8、 10。
对于示例实施例，第一芯片端子6和第一导电区8可由第一开关12 进行电连接，第一导电区8和第二导电区9可由第二开关13进行电连接， 第二芯片端子7和第三导电区10可由第三开关14进行电连接，第三导电 区IO和第四导电区11可由第四开关15进行电连接。对于示例实施例， 开关12至15集成于芯片衬底4内，并且基于晶体管技术。
在另一制造步骤中，如图3所示，钝化层22沉积在衬底表面5上， 并将芯片端子6、 7以及导电区8-ll完全覆盖。为了防止化学作用、腐蚀、 或包装过程中的处理破坏半导体芯片l的电气性能，钝化层22是密封层。 钝化层22还保护半导体芯片l使其不受潮湿或污染的影响。对于示例实 施例，钝化层22是一层厚度约为900nm的氮化硅。例如，另一种钝化层 22的适宜材料是二氧化硅。
此后，如图4和图5所示，在第一芯片端子6正上方将第一凸起16 沉积到钝化层22上，其中图5是半导体芯片l的剖面图。对于示例实施 例，第一凸起16由金制成，具有基本和第一芯片端子6的面积A相等的 矩形面积A'，并且同第一芯片端子6和中间的钝化层22—起形成了具有 以下电容C,的第一电容器
L'—~T"
其中，s。为自由空间的介电常数，约等于8.8541878176 * l(T12F/m， er 是钝化层22材料的相对介电常数，对于示例实施例约等于4， d是第一芯 片端子6和第一凸起16间的距离。对于示例实施例，距离d是900nm， 第一芯片端子6以及第一凸起16的面积A和A'分别为3600 pm2 (平方皮米)。因此，电容Q约为142 fF (毫微微法拉)。对于示例实施例，在第二 芯片端子7正上方将由金制成的第二凸起17沉积在钝化层22上。第二凸 起17也是方形的，具有基本同第一和第二芯片端子6、 7的面积A相同的 面积A'。第二凸起17与第二芯片端子7之间间隔了同样的距离d，并同 第二芯片端子7和中间钝化层22—起形成具有电容C2的第二电容器， 所述电容C2同样约为142 fF (毫微微法拉)。
对于示例实施例，半导体芯片l包括第三凸起18，由金制成，在第 一导电区8正上方被沉积于钝化层22上；第四凸起19，由金制成，在第 二导电区9正上方被沉积于钝化层22上；第五凸起20，由金制成，在第 三导电区IO正上方被沉积于钝化层22上；以及第六凸起21，由金制成， 在第四导电区11正上方被沉积于钝化层22上。第三至第六凸起18-21的 面积分别与第一至第四导电区8-11相对应。第一导电区8、第三凸起18 和中间钝化层22形成第三电容器，第三电容器的电容C3小于电容d或 C2。第二导电区9、第四凸起19和中间钝化层22形成第四电容器，第四 电容器的电容Q小于电容C3。第三导电区10、第五凸起20和中间钝化 层22形成第五电容器，第五电容器的电容C5约等于电容C3，第四导电 区11、第六凸起2和中间钝化层22形成第六电容器，第六电容器的电容
C6约等于电容C4。
如图6和7所示，打算将半导体芯片1同天线2组合成应答机3。 图8示出了天线2的顶视图。对于示例实施例，天线2是偶极天线， 由用金属制成的第一导电迹线26和第二导电迹线27构成。第一导电迹线 26的一端是第一天线端子24，第二导电迹线27的一端是第二天线端子 25。正如现有技术所公知的那样，对于示例实施例，导电迹线26、 27附着 于天线衬底23。例如，天线衬底23是塑料薄片。此外，对于示例实施例， 导电迹线26、 27通过由金属制成的导电环28连接，并附着于衬底23。 导电环具有电感L。为了得到应答机3，将天线2附着于钝化层22，使 第一天线端子24同第一、第三和第四凸起16、 18、 19发生接触，第二天 线端子25同第二、第五和第六凸起17、 20、 21发生接触。此外，利用形 成胶层29的胶将具有导电迹线26、27和导电环28的天线衬底23固定于 半导体芯片1。对于示例实施例，胶包括导电颗粒(如，非导电胶质材料 中的导电球)，因此当将天线衬底23压在钝化层22和凸起16-21上时，将在凸起16-21间形成电接触。结果，如图8所示，对于示例实施例，第 一导电迹线26将使第一、第三和第四凸起16、 18、 19串联，第二导电迹 线27将使第二、第五和第六凸起17、 20、 21串联。在胶受压较小的区域 (即凸起16-21间的间隙中)，导电颗粒不形成导电链。优势在于，可以 在一个单独工序中，填充凸起16-21间的缝隙并将天线衬底23附着于芯 片1。然而，还可以想象到用非导电胶形成胶层29。在这种情况下，天线 端子24、 25电容性耦合至凸起16-21。最后，除了所述实施例，还可以在 制成凸起16-21后，将非导电下填材料应用于凸起16-21间的缝隙，从而 获得平坦表面。此后，通过导电胶将天线衬底23连接至芯片1，导电胶 此时分别在所述表面和天线衬底23间以及所述表面和天线端子24、 25间 形成相当厚度的薄层(图中未示出)。
如上所述，半导体芯片1包括用于将芯片端子6、 7电连接至第三和 第五导电区8、 10，以及将第三和第五导电区8、 10电连接至第五和第六 导电区9、 11的开关12-15。因此，通过适当地闭合第一和第二开关12、 13，就可以对第一天线端子24处所获得的电容d，w加以调节。例如，如 图2、图5和图7所示，如果闭合第一幵关12并断开第二幵关13，那么第 一天线端子24处所获得的电容Q^就等于
C- Ci'C3
第二天线端子25处所获得的电容C^可以通过适当地闭合第三和第 四幵关14、 15的方式进行调节。在图2所示的示例中，将第三和第四开关 14、 15闭合，因此第二天线端子25处所获得的电容C2^可根据下式进行 计算-
1 111 -=——+——+ —
C2,res C2 C5 C6
图9示出了半导体芯片91的第二示例实施例，半导体芯片91可以同 天线2结合成第二示例实施例的应答机93，图10和11示出了应答机93 的第二示例实施例的剖面图。如无特别说明，将使用与半导体芯片l和应 答机3相同的参考标记来标识半导体芯片9的部件和应答机93的部件。
同图4的半导体芯片l相比，图9的半导体芯片91不包括开关12-15。 代替地，由连接器将芯片端子6、 7和导电区8-ll永久互连。图9仅示出 了将第一芯片端子6电连接至第一导电区8的连接器94,以及将第一导
ii电区8电连接至第二导电区9的连接器95。因此，应答机93的天线端子
24、 25处所获得的电容d,w、 Q^可根据下式进行计算
1111 -=——+——+ —
Cl,ros C！ C3 C4
1 111 -=—+ — +——
C2，1esC2 C5 C(j
为了调节应答机93的天线端子24、 25处所获得的电容C,^、 C2，res， 可以在预定义位置断开天线2的导电迹线26、27，从而断开两凸起间的连 接。图11示出了导电迹线26在第三和第四凸起18、 19间的位置92断开 的示例，从而第一天线端子24处所获得的电容d^等于
C- Ci.C3
所述示例实施例的天线2是偶极天线。然而，本发明不局限于这种天 线结构，其他天线结构也属于本发明的范围之内。对于所述的示例实施例， 所述电容器d至Cs串联连接。凸起或天线结构还可以被设计为，使这些 电容器并联连接或两者组合。
虽然，所示实施例仅允许以非连续的方式改变电容，所属领域技术人 员可以很容易地想到，通过在芯片衬底4上形成一个电容器板并在天线衬 底23上形成第二电容器板，就可以采用部分去除所述第二电容器板，或 在任意位置将所述第二电容器板划分(例如利用激光)为两部分的方式， 对电容进行连续调节。如此以来，电容的改变就不局限于非连续的方式， 即仅仅局限于去除或划分处理的分辨能力。
图12示出了天线30的另一示例实施例。如无特别说明，将使用与天 线2的部件相同的参考标记来标识天线30的部件。天线30也是偶极天线。 同天线2相比，凸起20、 21不是由第二导电迹线27而是由第三导电迹 线31连接在一起的。为了修正该电路，相应电容器Cs和Q同半导体芯 片1、 91的电路相连。
最后，应当注意的是，上述实施例是为了说明而不是对本发明加以限 制，所属领域技术人员将能够在不背离由所附权利要求限定的本发明范围 的前提下，设计出许多可选实施例。在权利要求中，位于圆括号间的参考 标记不应被解释为对权利要求的限制。词语"包括"和"包含"等不排除存在 整个权利要求或说明书所列元件或步骤以外的其它元件或步骤。元件的单 数引用不排除这样的元件的复数引用，反之亦然。在列举了若干装置的设备权利要求中，若干装置可以用同一硬件予以实现。重要的事实是在互不 相同的从属权利要求中描述的特定措施，并不表示不能有利地将这些措施 结合使用。
权利要求
1. 一种用于应答机(3，93)的半导体芯片，包括具有表面(5)的芯片衬底(4)；安置在所述表面(5)上的芯片端子(6，7)；以及钝化层(22)，覆盖所述表面(5)，并完全覆盖所述芯片端子(6，7)，使得带有天线端子(24，25)的天线(2，30)能够在所述芯片端子(6，7)的上方被附着于所述芯片(1，91)，使所述芯片端子(6，7)、所述钝化层(22)和所述天线端子(24，25)形成第一电容器。
2. 根据权利要求l所述的芯片，包括电连接至所述天线端子(24， 25)的第一凸起(16， 17);所述第一凸起(16， 17)在所述芯片端子(6， 7)上方被沉积于所述钝化层(22)上。
3. 根据权利要求l所述的芯片，包括导电区(8-11)，所述导电区 位于所述表面(5)上并由所述钝化层(22)完全覆盖，当所述天线(2， 30)附着于所述芯片(1， 91)时，所述导电区(8-11)与所述天线(2， 30)形成第二电容器；禾Q/或所述导电区(8-11)与导电结构(31)形成
4. 根据权利要求3所述的芯片，其中，所述导电区(8-11)中至少 一个导电区电连接至所述芯片端子(6， 7)，或者所述导电区(8-11)中 至少一些导电区相互电连接。
5. 根据权利要求3所述的芯片，包括开关(12-15)，用于将所述 导电区(8-11)中至少一个导电区电连接至所述芯片端子(6， 7)，或用 于使所述导电区(8-11)中至少一些导电区相互电连接。
6. 根据权利要求3所述的芯片，其中，所述导电区(8-11)设置成使其相应的第二电容器形成二进制步进电容器。
7. 根据权利要求3所述的芯片，包括电连接至所述天线(2， 30) 和/或所述导电结构(31)的第二凸起(18-21);所述第二凸起(18-21) 在所述导电区(18-21)上方被沉积于所述钝化层(22)上。
8. —种应答机，包括权利要求1至7中任意一项所述的芯片(1， 91)，以及天线(2， 30)，带有天线端子(24， 25)，所述天线在所述芯片端子 (6， 7)的上方被附着于所述芯片(1， 91)，使所述芯片端子(6， 7)、 所述钝化层(22)和所述天线端子(24， 25)形成所述第一电容器。
9. 根据权利要求8所述的应答机，其中，所述天线端子(24， 25) 和/或所述天线(2， 30)电连接至所述第一凸起(16， 17)和/或所述第 二凸起(18-21)。
10. 根据权利要求8所述的应答机，其中，所述天线(2， 30)是通 过导电或非导电胶(29)附着于所述钝化层(22)的。
11. 根据权利要求8所述的应答机，应答机的天线(2， 30)是感应 天线，具有电感或包括附加电感(28)，使得所述电感与所述第一和第二 电容器相结合所获得的谐振频率，可通过在所述芯片端子(24， 25)和所 述导电区(8-11)间建立电连接和/或通过断开所述天线(2， 30)的天线 结构(92)来进行调节，所述天线结构连接所述第二凸起(18-21)和/ 或将所述第一凸起(16， 17)连接到所述第二凸起(18-21)。
12. —种制造应答机的方法，包括以下步骤将钝化层(22)沉积于芯片衬底(4)的表面(5);所述表面(5)包 括芯片端子(6， 7)，所述钝化层(22)完全覆盖所述表面(5)，并覆盖 所述芯片端子(6， 7);以及至少间接地在所述芯片端子(6， 7)上方将天线(2， 30)的天线端 子(24， 25)附着于所述钝化层(22)，使所述芯片端子(6， 7)、所述天 线端子(24， 25)、以及所述钝化层(22)构成第一电容器。
13. 根据权利要求12所述的方法，在将所述天线端子(24， 25)附 着于所述钝化层(22)前包括以下步骤在所述芯片端子(6， 7)上方，将凸起(16， 17)沉积于所述钝化层 (22)上；以及将所述凸起(16， 17)电连接至所述天线端子(24， 25)。
14. 根据权利要求12所述的方法，在将所述天线端子(24， 25)附 着于所述钝化层(22)前包括以下步骤将导电区(8-11)沉积于所述表面(5)上；将所述钝化层(22)沉积于所述芯片衬底(4)的所述表面(5)上，使所述钝化层(22)覆盖所述表面(5)、所述芯片端子(6， 7)、以及所述导电区(8-11);在所述芯片端子(6， 7)上方，将第一凸起(16， 17)沉积于所述钝 化层(22)上；在所述导电区(8-11)上方，将第二凸起(18-21)沉积于所述钝化 层(22)上；以及将所述第一凸起(16， 17)电连接至所述天线端子(6， 7)，并将所 述第二凸起(18-21)电连接至所述天线(22)。
全文摘要
一种用于应答机(3，93)的半导体芯片(1，91)，包括具有表面(5)的芯片衬底(4)；安置在所述表面(5)上的芯片端子(6，7)；以及钝化层(22)，所述钝化层覆盖所述表面(5)并完全覆盖所述芯片端子(6，7)，使带有天线端子(24，25)的天线(2，30)能够在所述芯片端子(6，7)的上方被附着于所述芯片(1，91)，使所述芯片端子(6，7)、所述钝化层(22)和所述天线端子(24，25)形成第一电容器。
文档编号G06K19/077GK101467162SQ200780021331
公开日2009年6月24日 申请日期2007年5月16日 优先权日2006年6月7日
发明者克里斯蒂安·舍尔伯, 安东·赛尔费尔纳, 杰西姆·斯考伯, 沃尔夫冈·施泰因鲍尔 申请人:Nxp股份有限公司