在节点b的用于数据解调和干扰消除的波形缓存的制作方法

专利名称：在节点b的用于数据解调和干扰消除的波形缓存的制作方法
技术领域：
本申请涉及存储器设计。
背景技术：
通用移动电信系统(UMTS)是第三代(3G)移动电话技术(或者第 三代无线移动通信技术)之一。UMTS网络包括1)核心网络(CN)， 2) UMTS陆地无线接入网络(UTRAN)禾n 3)用户设备(UE)。所述核心网 络的工作提供了用户业务的路由、交换和传输。具有通用分组无线业务 (GPRS)的全球移动通信系统(GSM)网络是UMTS所基于的基本核心 网络架构。UTRAN提供了用于用户设备的空中接口接入方法。基站被称为 节点B，并且节点B的控制设备被称为无线网络控制器(RNC)。对于空中 接口， UMTS最常使用被称为宽带码分多址(或者W-CDMA)的宽带扩频 移动空中接口。 W-CDMA使用直接序列码分多址信号传输方法(或者 CDMA)来分离用户。
UMTS陆地无线接入网络(UTRAN)是其所包含的节点B (或者基站) 和节点B的控制设备(或者无线网络控制器(RNC))的合称，它们构成 UMTS无线接入网络。这是3G通信网络，其可以承载实时电路交换和基于 IP的分组交换两种业务类型。RNC提供一个或更多节点B的控制功能。通 过UTRAN在UE (用户设备)和核心网络之间提供连接。
UTRAN通过四个接口 Iu、 Uu、 Iub和Iur来在内部或者外部连接到其 他功能实体。UTRAN通过被称为Iu的外部接口附着到GSM核心网络。无线网络控制器(RNC)支持该接口。另外，RNC通过被称为Iub的接口来 管理一组被称为节点B的基站。Iur接口将两个RNC进行相互连接。从核 心网络看，UTRAN很大程度上是自治的，因为RNC通过Iur接口进行互 连。图1公开了使用RNC、节点B以及Iu与Uu接口的通信系统。Uu也 在外部，并且将节点B与UE进行连接，而Iub是将RNC与节点B进行连 接的内部接口。
RNC担当多个角色。第一，它可以控制试图使用节点B的新移动设备 或者服务的准入。第二，从节点B (g卩，基站)的视点看，RNC是控制RNC。 控制准入确保了向移动设备分配多至所述网络可用的无线资源(带宽和信 噪比)。它是节点B的Iub接口端接的位置。从UE (即，移动设备)的视 点看，RNC用作服务RNC，其中，它端接移动设备的链路层通信。从核心 网络的视点看，服务RNC端接UE的Iu。服务RNC还控制试图通过其Iu 接口来使用核心网络的新移动设备或者服务的准入。
在UMTS系统中，可以使用通用陆地无线接入(UTRA)频分双工(FDD) 信道和UTRA时分双工(TDD)信道来传送数据。用户设备通过其向节点 B发送信号的通信链路被称为上行链路。在节点B应用干扰消除将允许它 们以更高的数据率对传输进行接收，即，干扰消除可以增加上行链路上的 数据率。它还可以增加上行链路上的容量。
本专利申请的装置和方法致力于克服现有技术的限制，并且提供改进 的存储器设计。

发明内容
鉴于以上考虑，本发明的所描述的特征总体上涉及用于改进的存储器 设计的一个或更多改进的系统、方法和/或装置。在第一实施例中，本专利 申请包括一种用于消除业务干扰的方法和装置，所述方法和装置包括用于 进行以下操作的模块和指令在外部存储器中存储数据；以及在内部存储 器上处理所述数据，其中，所述外部存储器是低带宽存储器；所述内部存
储器是高带宽板载高速缓存(on board cache),所述数据是输入的天线采样， 并且所述干扰是业务干扰。
在另一实施例中，所述方法和装置还包括用于进行以下操作的模块和指令在所述内部存储器上对所述数据的部分进行缓存；通过从所述外部 低带宽存储器读取最新数据并更新所述内部存储器来重新填充所述内部存 储器；以及从所述内部存储器向所述外部低带宽存储器写回较旧数据。
在另一实施例中，本专利申请包括业务干扰存储管理器，其包括外 部低带宽存储器，在其中存储数据；以及高带宽板载高速缓存，其可操作 地连接到所述外部存储器，在所述高带宽板载高速缓存中处理所述数据。
在另一实施例中，所述业务干扰存储管理器还包括控制器仲裁器， 其可操作地连接到所述外部低带宽存储器，其中，对所述外部低带宽存储 器的访问被仲裁；高速缓存仲裁器，其可操作地连接到所述高带宽板载高 速缓存，其中，对所述高带宽板载高速缓存的访问被仲裁；以及高速缓存 更新单元，其可操作地连接在所述外部低带宽存储器与所述高带宽板载高
速缓存之间，其中，可以对重新填充高带宽板载高速缓存和向所述外部低 带宽存储器写回较旧数据进行控制。
根据下面的详细说明书、权利要求书和附图，本方法和装置的进一歩 的应用范围将变得显而易见。然而，应当理解，该详细说明书和具体实例 尽管指出了本发明的优选实施例时，但它们仅通过举例说明的方式来给出， 这是因为落入本发明的精神和范围内的各种改变和修改对于本领域技术人 员都将变得显而易见。


当结合附图时，所公开的方法和装置的特征、目的和优点将从下面所 阐述的详细描述中变得更加显而易见，在整个附图中，相同的参考符号相 应地保持一致，并且其中
图1是具有两个无线网络子系统及其与核心网络和用户设备的接口的 无线接入系统的框图2-l是TIMM的高层框图2-2说明了用于4个Rx (接收)天线的QDRII和OBC中的数据存
储；
图2-3说明了一种QDRII实现的存储器组织；
图2-4说明了用于4个Rx天线的跨4个存储体(bank)的OBC的存储器配置；图3A是说明当在干扰消除期间使用外部和内部存储器二者来存储和 处理数据时执行的步骤的流程图；图3B是说明当在干扰消除期间使用外部存储器和具有多个存储体的 内部存储器二者来存储和处理数据时执行的步骤的流程图；图4是包括无线网络控制器和节点B的通信系统的一部分；图5说明了根据本专利申请的用户设备的实施例；图6A是说明当在干扰消除期间使用外部和内部存储器二者来存储和 处理数据时执行的步骤的功能框图；以及图6B是说明当在干扰消除期间使用外部存储器和具有多个存储体的 内部存储器二者来存储和处理数据时执行的步骤的功能框图。
具体实施方式
下面结合附图所阐述的详细描述意在作为本发明的示例性实施例的描 述，而并不意图仅仅表示其中可以实践本发明的实施例。在本说明书全文 中使用的术语"示例性的"表示"用作实例、例子或说明"，并且相对于其 他实施例并不应当必然解释为优选或有利的。本详细说明书包括了许多具 体细节，以用于提供对本发明的透彻理解。然而，将对本领域技术人员显 而易见的是，可以在没有这些具体细节的情况下实践本发明。在一些实例 中，熟知结构和设备以框图形式示出，以免混淆本发明的概念。在WCDMA系统中，消除成功解码的用户减少了在后续用户的解调期 间所经历的干扰，并因此增加了它们被成功解码的机会。然而，WCDMA 的干扰消除要使用用户设备(UE) IO的先前传输的存储。这可能导致大量 板载存储需求，而这在可能没有足够存储器来存储所有先前尝试的一些平 台上可能是不容许的。例如，当用户可能在第一次尝试中并未解码时，所有重传可以被存储 以便在已经消除了其他成功用户时重新尝试该用户。大的存储缓冲器对于2 毫秒传输时间间隔(TTI)增强型用户可以存储多达4个传输，而对于10 毫秒TTI增强型用户可以存储多达2个传输。(传输时间间隔(TTI)是对 于其而言调制、编码和扩展格式固定的时间间隔)。另外，本专利申请中公开的方法和装置可以支持专用的IO毫秒、20毫秒和40毫秒用户。本专利 申请将在许多不同的缓冲器大小的情况下工作。注意，专用用户最初是在 3GPP标准的版本99 (Release 99)中予以规定，而上行链路上的增强型用户 是在3GPP标准的版本6 (Release 6)中予以规定。第三代合作伙伴计划 (3GPP)是1998年12月建立的合作协议。它是ARIB/TTC (日本)、ETSI (欧洲)、ATIS (北美)、CCSA (中国)以及TTA (韩国)之间的合作。3GPP 的范围包括在ITU的IMT-2000项目的范围内制定全球适用的第三代(3G) 移动电话系统规范。3GPP规范是基于演进型GSM规范，其一般被称为 UMTS系统。3GPP标准被构建为多个版本。因此，3GPP的讨论通常是指 一个或者另一个版本中的功能。例如，版本99规定了包含有CDMA空中 接口的第一UMTS 3G网络。版本6集成了与无线LAN进行的操作，并且 增加了高速上行链路分组接入(HUSPA)。在一个实例中，节点B 20使用 本专利申请的方法和装置来进行干扰消除。
如果用于存储以前的传输的所有存储器可以不存储在现场可编程门阵 列(FPGA)中，则数据可以存储在外部存储器中，并且可以从板载(内部) 高速缓存202中处理TTI用户。下面的图2-1示出实现了本专利申请的装置 和方法的业务干扰存储管理器(TIMM) 200的高层框图。例如，当整个存 储器可以不存储在FPGA中时，诸如输入的天线采样这样的数据可以存储 在外部低带宽存储器204中，并且从高带宽板载高速缓存202中处理2毫 秒TTI用户。在图2-1中，外部低带宽存储器204的实例被示出为四倍数据 率II (QDRII)存储器。(除了QDRII存储器之外，还可以使用其他类型的 外部存储器)。该QDRII存储器足够大，可以保存每个输入天线318在相关 时间帧内的整个波形。存储器控制器206可以用来控制向外部存储器写入 数据和从外部存储器读取数据。在图2-l中示出了这样的存储器控制器。
当对同一板载(内部)存储器202进行多个访问时，可以使用高带宽 内部存储器202来进行数据解调和消除。在图2-l中，该内部存储器被标识 为板载高速缓存202。内部高带宽存储器202仅存储波形数据中UE 10在当 前传输时间内的处理所需的部分。因为干扰消除使用要存储的波形数据的 大部分，因此在外部在与更快速的板载存储器202相比的低带宽、低价格 的存储器204中进行该存储。对该外部存储器204的访问是为了写入输入的天线318数据，以及对板载(内部存储器)高速缓存202进行更新。内 部高带宽高速缓存202被设计来保存用于对UE 10的传输进行解调的波形 采样，并且在可能时执行消除。例如，该内部存储器202可以包括可用在 FPGA中的存储器宏，以用于FPGA平台上的实现。
因此，该外部存储器204可以是低带宽(即，低速)存储器。例如， 如果以每用户最大4次传输来对2毫秒TTI UE进行解码，则将从外部存储 器204向内部存储器202更新波形数据4次。
WCDMA的输入的天线318采样被存储在外部低带宽存储器204中。 当前处理所需的数据部分被缓存在内部高带宽存储器202上。这使得TIMM 200中使用该数据的硬件块能够访问相关的信息段，而不必存储整个存储 器。通过当前处理时间内的UE10的传输时间间隔(TTI)来确定在内部存 储的相关波形段。本专利申请的方法通过减少板载存储器202的数量来降 低硅成本，这是因为外部低带宽存储器更便宜。在现有技术中的一些平台 上，当可用的板载存储器不足以保存整个波形时，可能未完全实现干扰消 除。
图3A是当使用外部和板载存储器来进行干扰消除时如上所讨论的步 骤的流程图。WCDMA的输入的天线318采样被存储在外部低带宽存储器 204中(步骤500)。当前处理所需的数据部分被缓存在内部高带宽存储器 202上(步骤505)。从板载(内部)高速缓存202中处理所缓存的TTI用 户数据(步骤510)。(在一个实例中，所缓存的数据是2毫秒TTI用户数据)。
UTRAFDD信道可以被划分为无线帧和时隙。每个无线帧具有10毫秒 的长度。这些无线帧又被划分为被标注为0到14的15个时隙，每个时隙 为666.67毫秒或者2560个码片。g卩，每个时隙表示2560个码片。在图2-2 中，周期性地对QDRII存储器204进行访问以写回和重新填充OBC高速缓 存202。在一个实例中，根据图2-2，以每256个码片或者每时隙IO次地对 QDRII存储器204进行访问以便写回和重新填充OBC高速缓存202。
取决于用于干扰消除的数据，板载高速缓存202的数据被周期性地重 新填充并写回更大的外部存储器204， gp， QDRII存储器。 一个实例是以滑 动窗口的方式来更新内部存储器202。最旧的数据被从高速缓存202写回外 部存储器204，而最新的数据被从外部存储器204读取并更新到高速缓存202中。更新的粒度可以是可编程的。使用如图2-1中所示的高速缓存更新 单元208，可以对重新填充板载高速缓存202以及向外部存储器204写回较 旧数据进行控制。它还可以用来帮助对上述过程进行编程。
在图3A中也说明了这些步骤，其中，步骤515涉及通过从外部存储器 204读取最新数据并更新高速缓存202来重新填充板载高速缓存202。接着， 所处理的数据被从板载高速缓存202写回外部QDRII存储器204 (步骤 520)。
图2-2说明了用于4个接收(Rx)天线318的QDRII (外部)存储器 204和板载高速缓存(OBC) 202或内部存储器中的数据存储。可以使用本 专利申请的方法和装置来实现其他配置，诸如1个或者2个天线318配置。 在图2-2中，使用滑动发射窗口 1-4 (第一发射滑动窗口 -第四发射滑动 窗口)来分别从用于四个接收天线318的QDRII (外部)存储器204获取 数据。
下面的图2-3示出了当使用一个QDRII设备204时的存储器存储。可 以存在其中可以使用多个QDRII设备204的其他实例。在图2-3中，QDRII 204为每个天线318存储N个时隙的数据，标注为0到N-1。注意，可以使 用不同的时隙数量。时隙数量可以由于跨多个(例如两个)FPGA来划分存 储器而不同。
如上所述，QDRII (外部)存储器204用作所接收到的数据的外部存储。 它对于天线0-3中的一个天线318存储多达N个时隙的数据。在图2-3中所 示的区域中的灰色区域是QDRII存储器204的未使用部分。它在图2-3中 用于简化寻址，以便每个天线318都从2的倍数的寻址边界开始。然而， 在其他实例中，所有天线318的数据可以放置在一起。
在该实例中，每256个码片时间对该QDRII存储器204进行访问以写 回和重新填充OBC高速缓存202。因此，每256个码片对存储器进行访问 以写回和重新填充OBC高速缓存202。它也可以是用于处理增强型10毫秒 用户以及专用的10毫秒、20毫秒和40毫秒用户的接口。用于QDRII存储 器204的带宽可能与用于OBC 202的带宽不一样大，并因此可能并不能以 与OBC 202相同的带宽来支持端口。因此，可以设计较低功耗的端口来与 2毫秒用户并行地运行。注意，当硬件被复制以并行地处理多个路径时，从QDRII 204的一次 读取可以用于支持所有路径。在消除时，生成了所有路径的复合消除波形 并被立即消除。注意，如果存在专用用户，则以与IO毫秒增强型用户相同 的方式来处理它们。注意，也可以以2毫秒段来处理它们。IO毫秒专用用 户仅仅使用10毫秒增强型用户或E-用户的带宽的一半。类似地，20毫秒 和40毫秒专用用户分别使用与10毫秒E-用户相同和两倍的带宽。这是因 为增强型用户可以具有多达2个传输，而专用用户可以使用1个传输。
用于干扰消除的高带宽和髙可用性存储器202的设计
如上所述，本专利申请公开了向WCDMA应用时间干扰消除。之前的 设计在波形数据到达时直接对其进行处理，并存储解调数据和组合数据符 号。因为相对于存储原始的天线318波形来说这是更小的数据量，所以之 前的设计可以并不存储大量数据。现在除了访问波形的数据解调器块之外， 还存在另外的干扰消除块。在本专利申请的方法和装置中，也可以存储原 始波形。另外，在干扰消除中，天线318波形用于执行消除和任何对数据 解调的进一步重新尝试。
高带宽、高可用性板载(内部)高速缓存202
如上所讨论的，针对2毫秒TTI用户的4个传输的内部高速缓存可以 被存储在FPGA内。在特定TTI中处理的用户的数据存在于高速缓存202 中。如果高速缓存202将不适于在一个FPGA中，则数据可以被划分为MSB 和LSB两部分的字，并且被存储在两个不同的FPGA中。高速缓存202也 可以是专用于节点B20中的小区的。即，数据也可以被划分到多个小区(例 如，3个小区)，用多个FPGA (例如，每个小区一对FPGA)来处理一个小 区的数据。
如上所讨论的，高带宽存储器202可以用于WCDMA节点B 20中的数 据解调和干扰消除。另外，所存储的波形对于相同数据的许多用户而言可 以具有高可用性。在一个实例中，该装置和方法可以提供用于高带宽的宽 数据总线，其中，在分体结构的存储器上将天线318数据进行分带(striping)， 从而访问该存储器的用户在存在地址冲突的情况下等待时间很短。对于访 问连续数据的端口来说， 一旦数据流已经开始，则对数据流产生最小的中 断。这意味着可以简化端口设计。高带宽、高可用性存储器202可以设计有对多个访问端口进行仲裁的 功能。宽数据总线和流水线化的架构使得能够在每个端口进行高带宽访问。 这里使用的流水线化表示对存储器进行紧接的访问，以使得读取和写入端 口始终工作。这样在访问中休止周期可以最少。
存储器可以被划分为多个存储体210，并且可以跨这些存储体210将波 形数据进行分带。当一个端口访问连续数据时，该端口在存储体210间逐 个移动，并且可以以循环方式滚动。该端口将仅在一固定时间量内阻止对 任何一个存储体210的访问。该阻止访问可以通过存储器仲裁器来进行。 该固定时间量可以成为另一端口访问该存储体210可能必须等待的最短时 间。至少，可以存在与访问端口数量相同的存储体。这使得在最差情况下 的延迟为对任何一个存储体210的固定访问时间。因此，如果在进行连续 数据访问的两个端口之间存在存储体210冲突，则一个端口可以等待该固 定延迟。对于连续数据访问，数据可以在该初始延迟之后变得可用。
返回到流程图，在图3B中也说明了这些步骤，其中，步骤522询问"期 望多个存储体210 "，如果是，则步骤525涉及将存储器划分为多个存储体 210。接着，跨这些存储体210将波形数据进行分带(步骤530)。
访问该存储器的端口可以使用高带宽和高可用性。本专利申请的这种 方法和装置可以提供简单分体、数据分带和流水线化的架构。访问数据的 端口现在可以具有针对数据访问的确定性延迟。在它们访问连续数据时， 停止(stalling)可以是最小的。因此，可以简化端口设计。例如，如果端 口不必在数据访问中间对停止进行处理，则状态机可以更简单。高带宽还 可以使得能够在给定时间内在节点B20中处理更多用户。
在一个实例中，从板载存储器OBC202中处理2毫秒TTI用户。为了 获得更高的带宽，跨OBC 202的所有4个存储体210将数据进行分带，以 使得端口可以并行地访问所述数据。因此，OBC 202被划分为4个存储体 210。因此，可以同时有4个端口访问OBC202。数据的分带意味着一个端 口在进行连续存储器访问时会并不只是访问同一存储体210，该端口在下一 时钟周期可能必须移动到下一存储体210。因此，任何一个存储体210不会 被任何一个端口阻止超过一个周期。下面的图2-4示出了用于4个天线318 的存储器组织。注意，存储的天线318的数量和存储器的位宽与大小可以随着不同的实现而改变。
在图2-4中，Txl、 Tx2、 Tx3和Tx4表示2毫秒TTI高速缓存的4个 传输。图2-4示出了如何在OBC存储器202中划分传输和天线。在图2-2 中，天线0的Txl和天线1的Txl到天线3的Txl是每个tx滑动窗口的时隙。
针对OBC高速缓存更新进行带宽访问
可以从OBC 202中消除多个成功解码的用户。所消除的波形可以被存 储回QDRII存储器204，以在处理随后的传输时被重用。在一个实例中， 当在OBC处实现数据的滑动窗口时，针对每个传输的256个码片被写回 QDRII存储器204。在该实例中，然后用来自QDRII存储器204的下一针 对每个传输的下256个码片来重新填充高速缓存202。因此，整个OBC存 储器202在该实例中可以不进行整体交换，而是一次仅交换256个码片。 在一个实例中，写回和重新填充的粒度可以是256个码片，并且访问可以 在256个码片时间内完成。注意，随着时间从左向右移动，"较老的"256 个码片被从OBC 202写回QDRII 204，而"较年轻的"或新的256个码片 从QDRII 204读取并被写入OBC 202 (参见图2-2)。这可以创建进行处理
的采样的滑动窗口。
在图2-1中示出的QDRII控制器仲裁器212可以用于针对多个写入和 读取端口来对业务(其形式为对QDRII存储器204的访问)进行仲裁。在 一个实例中，它可以处理多个写入和读取端口。端口可以向QDRII控制器 仲裁器212提供开始数据地址、天线318号和多个码片x2 (chipx2)采样。
也可以使用其他寻址方法。
在图2-1中示出的板载高速缓存(OBC)仲裁器214可以用于针对多个 写入和读取端口来控制业务，其形式为仲裁对OBC 202的访问。在一个实 例中，它可以处理多个写入和读取端口。端口可以向OBC 202提供开始采 样地址、天线318号和多个码片x2采样。
通信系统可以使用单个载波频率或者多个载波频率。每个链路可以包 含不同数量的载波频率。此外，接入终端10可以是通过无线信道或者通过 有线信道(例如，使用光纤或者同轴电缆)来进行通信的任何数据设备。 接入终端10可以是多种类型的设备中的任意一种，包括但不限于，PC卡、
17紧凑式闪存(compact flash)、外部或者内部调制解调器，或者无线或有线 电话。接入终端10也被称为用户设备(l正)、远程站、移动台或者用户站。 此外，UE10可以是移动的或者固定的。
已经与一个或更多节点B 20建立了活动业务信道连接的用户设备10 被称为活动的用户设备10，并且被称为处于业务状态。处于与一个或更多 节点B 20建立活动业务信道连接的过程中的用户设备10被称为处于连接 建立状态。用户设备IO可以是通过无线信道或者通过有线信道(例如，使 用光纤或者同轴电缆)进行通信的任何数据设备。用户设备10通过其向节 点B 20发送信号的通信链路被称为上行链路。节点B 20通过其向用户设备 10发送信号的通信链路被称为下行链路。
下面详细说明图4，其中具体地说，节点B20和无线网络控制器65与 分组网络接口 146通过接口进行连接。节点B 20和无线网络控制器65可 以是无线网络服务器(RNS) 66的部分，在图1和图4中示出为围绕一个 或更多节点B 20和无线网络控制器65的虚线。要发送的相关联的数据量 被从节点B 20中的数据队列172获取，并且被提供给信道部件168以发送 到与数据队列172相关联的远程站10。
无线网络控制器65与分组网络接口 146、公共交换电话网络(PSTN) 148以及通信系统100中的所有节点B 20 (为了简单，在图4中仅示出了 一个节点B20)通过接口进行连接。无线网络控制器65协调通信系统中的 远程站IO与连接到分组网络接口 146和PSTN 148的其他用户之间的通信。 PSTN 148通过标准电话网络(在图4中未示出)与用户通过接口进行连接。
无线网络控制器65包含许多选择器部件136，但是为了简单在图4中 仅示出了一个选择器部件136。每个选择器部件136被指派来控制一个或更 多节点B20与一个远程站10 (未示出)之间的通信。如果选择器部件136 还未指派到给定的用户设备10，则向呼叫控制处理器141通知需要寻呼远 程站。呼叫控制处理器141然后命令节点B 20寻呼远程站10。
数据源122包含大量要发送到给定远程站10的数据。数据源122向分 组网络接口 146提供数据。分组网络接口 146接收数据，并将数据路由到 选择器部件136。选择器部件136然后将数据发送给与目标远程站10进行 通信的节点B 20。在示例性实施例中，每个节点B 20维护数据队列172，所述数据队列172存储要发送到远程站10的数据。
对于每个数据分组，信道部件168插入必要的控制字段。在示例性实 施例中，信道部件168执行数据分组和控制字段的循环冗余校验(CRC) 编码，并且插入一组码尾比特。数据分组、控制字段、CRC奇偶校验位以 及码尾比特包括格式化分组。在示例性实施例中，信道部件168然后对格 式化分组进行编码，并对编码分组内的符号进行交织(或重排序)。在示例 性实施例中，交织分组用Walsh码来覆盖，并且用短PNI和PNQ码来进行 扩展。扩展数据被提供给RF单元170，其对信号进行正交调制、滤波和放 大。通过天线将下行链路信号在空中发送给下行链路。
在用户设备10处，下行链路信号被天线接收并且被路由到接收机。该 接收机对信号进行滤波、放大、正交解调和量化。数字化信号被提供给解 调器(DEMOD)，在其中，信号被用短PNI和PNQ码进行解扩，并且用 Walsh覆盖进行解覆盖。解调数据被提供给解码器，所述解码器执行在节点 B 20处进行的信号处理功能的逆操作，具体地说，进行去交织、解码和CRC 校验功能。解码数据被提供给数据宿。
图5说明了根据本专利申请的UE IO的实施例，其中，UE IO包括发 射电路264 (包括PA 308)、接收电路408、节流控制306、解码处理单元 258、处理单元302以及存储器416。
处理单元302控制UE 10的操作。处理单元302也可以被称为CPU。 存储器416向处理单元302提供指令和数据，所述存储器416可以包括只 读存储器(ROM)和随机存取存储器(RAM) 二者。存储器416的一部分 还可以包括非易失性随机存取存储器(NVRAM)。
可以实施为诸如蜂窝电话这样的无线通信设备的UE 10还可以包括壳 体，所述壳体包含发射电路264和接收电路408，以允许在UE 10和远程位 置之间发送和接收数据，例如进行音频通信。发射电路264和接收电路408 可以耦合到天线318。
UE 10的各种组件通过总线系统2630耦合在一起，所述总线系统2630 除了数据总线之外还可以包括电源总线、控制信号总线和状态信号总线。 然而，为了清楚，在图8中将各种总线示出为总线系统2630。 UE 10还可 以包括用于处理信号的处理单元302。还示出了电源控制器306、解码处理器258和功率放大器308。
上面描述的图3A和3B的方法和装置通过图6A和6B中说明的对应的 功能模块来执行。换言之，图3A和3B中的步骤500、 505、 510、 515、 520、 522、 525和530对应于图6A和6B中的功能模块1500、 1505、 1510、 1515、 1520、 1522、 1525和1530。
图3A、 3B、 5A和5B中说明的步骤可以以位于节点B 20中的存储器 161内的软件或者固件43的形式存储为指令。这些指令可以由图4中的节 点B 20的控制单元162来执行。
本领域技术人员将理解可以使用各种不同的技术中的任意一种来表示 信息和信号。例如，在全文的描述中引用的数据、指令、命令、信息、信 号、位、符号以及码片可以用电压、电流、电磁波、磁场或磁性粒子、光 场或光学粒子、或者它们的任意组合来表示。
技术人员还将意识到，结合本文公开的实施例所描述的各种说明性的 逻辑块、模块、电路以及算法步骤可以实现为电子硬件、计算机软件或两 者的组合。为了清晰说明硬件和软件的可互换性，上面已经将各种说明性 的组件、块、模块、电路以及步骤总体地按照它们的功能进行了描述。这 些功能是实现为硬件还是软件取决于加在整个系统上的具体应用和设计约 束。本领域普通技术人员可以针对每种具体应用以变化的方式来实现所描 述的功能，但是这些实现决定不应该认为是导致偏离本发明的范围。
结合本文公开的实施例所描述的各种说明性的逻辑块、模块以及电路 可以用被设计为执行本文描述的功能的通用处理器、数字信号处理器 (DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其他可编 程逻辑器件、分立的门或晶体管逻辑、分立的硬件组件、或者其任意组合 来实现或执行。通用处理器可以是微处理器，但是可替换地，处理器可以 是任何常规的处理器、控制器、微控制器或状态机。处理器还可以实现为 计算设备的组合，例如，DSP和微处理器的组合、多个微处理器、与DSP 核心协同工作的一个或更多微处理器，或者任何其他这样的配置。
结合本文公开的实施例所描述的方法或算法的步骤可以用硬件、处理 器执行的软件模块，或者两者的组合来直接实施。软件模块可以驻留在随 机存取存储器(RAM)、闪存、只读存储器(ROM)、电可编程ROM(EPROM)、电可擦可编程ROM (EEPROM)、寄存器、硬盘、可移动盘、 CD-ROM或本领域已知的任何其他形式的存储介质中。示例性存储介质被 耦合到处理器，从而处理器可以从该存储介质读取信息，并将信息写入其 中。可替换地，存储介质可以集成到处理器中。处理器和存储介质可以位 于ASIC中。ASIC可以位于用户终端中。可替换地，处理器和存储介质可 以作为分立组件而位于用户终端中。
在一个或更多示例性实施例中，所描述的功能可以用硬件、软件、固 件或它们的任意组合来实现。如果用软件实现，则这些功能可以作为一个 或更多指令或代码在计算机可读介质上被存储或传输。计算机可读介质包 括计算机存储介质和通信介质，通信介质包括便于计算机程序从一个位置 到另一个位置的传送的任何介质。存储介质可以是计算机可以访问的任何 可用介质。作为实例而非限制，这种计算机可读介质可以包括RAM、 ROM、 EEPROM、 CD-ROM或者其它光盘存储、磁盘存储或其它磁存储设备、或 者可以用来携带或存储指令或数据结构形式的期望的程序代码并且可以被 计算机访问的任何其它介质。此外，任意连接都可以被适当地称作计算机 可读介质。例如，如果使用同轴电缆、光缆、双绞线、数字用户线路(DSL) 或无线技术(例如，红外、无线电和微波)从网站、服务器或其它远程源发送 软件，那么这些同轴电缆、光缆、双绞线、DSL或无线技术(例如，红夕卜、 无线电和微波)被包括在介质的定义中。如这里所使用的，磁盘(disk)和光盘 (disc)包括致密盘(CD)、激光盘、光盘、数字通用盘(DVD)、软盘以及蓝光 盘，其中，磁盘(disk)通常磁性地复制数据，而光盘(disc)通常用激光来光学 地复制数据。上述的组合也应该被包括在计算机可读介质的范围内。
前面提供了对所公开的实施例的说明，以使本领域技术人员能够制造 或使用本发明。对这些实施例的各种修改对本领域技术人员将是显而易见 的，并且本文所定义的一般性原理可以被应用于其它实施例，而不偏离本 发明的精神或范围。因此，本发明并不意图受限于本文示出的实施例，而 是要符合与本文公开的原理和新颖特征相一致的最广的范围。
因此，本发明不受除所附权利要求书之外的限制。
权利要求
1、一种用于消除干扰的方法，包括在外部存储器中存储数据；以及在内部存储器上处理所述数据。
2、 根据权利要求1所述的用于消除干扰的方法，其中，所述外部存储器是低带宽存储器；所述内部存储器是高带宽板载高速缓存，所述数据是输入的天线采样，并且所述干扰是业务干扰。
3、 根据权利要求1所述的用于消除干扰的方法，还包括在所述内部存储器上对所述数据的部分进行缓存；通过从所述外部存储器读取最新数据并更新所述内部存储器来重新填充所述内部存储器；以及从所述内部存储器向所述外部存储器写回较旧数据，其中，所述数据是输入的数据采样。
4、根据权利要求3所述的用于消除干扰的方法，还包括，确定是否期望有多个存储体；以及如果期望有所述多个存储体，则将所述内部存储器划分为所述多个存储体，并且跨所述多个存储体将波形数据进行分带。
5、根据权利要求3所述的用于消除干扰的方法，其中，每256个码片进行所述的通过从所述外部存储器读取最新数据并更新所述内部存储器来重新填充所述内部存储器的步骤。
6、根据权利要求3所述的用于消除干扰的方法，其中，周期性地进行所述的从所述内部存储器向所述外部存储器写回较旧数据的步骤。
7、根据权利要求4所述的用于消除干扰的方法，还包括仲裁对所述外部低带宽存储器的访问。
8、 根据权利要求4所述的用于消除干扰的方法，还包括仲裁对所述高带宽板载高速缓存的访问。
9、 根据权利要求4所述的用于消除干扰的方法，其中，所述波形数据被进行分带，以使得端口能够并行地访问所述波形数据。
10、 一种用于消除干扰的模块，包括用于在外部存储器中存储数据的模块；以及用于在内部存储器上处理所述数据的模块。
11、 根据权利要求io所述的用于消除干扰的模块，其中，所述外部存储器是低带宽存储器；所述内部存储器是高带宽板载高速缓存，所述数据是输入的天线采样，并且所述干扰是业务干扰。
12、 根据权利要求10所述的用于消除干扰的模块，还包括用于在所述内部存储器上对所述数据的部分进行缓存的模块；用于通过从所述外部存储器读取最新数据并更新所述内部存储器来重新填充所述内部存储器的模块；以及用于从所述内部存储器向所述外部存储器写回较旧数据的模块，其中，所述数据是输入的数据采样。
13、 根据权利要求12所述的用于消除干扰的模块，还包括用于确定是否期望有多个存储体的模块；以及用于在期望有所述多个存储体的情况下将所述内部存储器划分为所述多个存储体并跨所述多个存储体将波形数据进行分带的模块。
14、 根据权利要求12所述的用于消除干扰的模块，其中，每256个码片进行所述的通过从所述外部存储器读取最新数据并更新所述内部存储器来重新填充所述内部存储器的操作。
15、 根据权利要求12所述的用于消除干扰的模块，其中，周期性地进行所述的从所述内部存储器向所述外部存储器写回较旧数据的操作。
16、 根据权利要求13所述的用于消除干扰的模块，还包括用于仲裁对所述外部低带宽存储器的访问的模块。
17、 根据权利要求13所述的用于消除干扰的模块，还包括用于仲裁对所述高带宽板载高速缓存的访问的模块。
18、 根据权利要求13所述的用于消除干扰的模块，其中，所述波形数据被进行分带，以使得端口能够并行地访问所述波形数据。
19、 一种业务干扰存储管理器(TIMM)，包括 外部存储器，在其中存储数据；以及内部存储器，可操作地连接到所述外部存储器，在所述内部存储器中 处理所述数据。
20、 根据权利要求19所述的业务干扰存储管理器，其中，所述外部存 储器是低带宽四倍数据率II存储器。
21、 根据权利要求19所述的业务干扰存储管理器，其中，所述内部存 储器是高带宽板载高速缓存，并且所述外部存储器是低带宽存储器。
22、 根据权利要求19所述的业务干扰存储管理器，其中，所述高带宽 内部存储器存储波形数据中用户设备在当前传输时间内的处理所需的部 分。
23、 根据权利要求19所述的业务干扰存储管理器，还包括接收天线，其可操作地连接到所述外部存储器。
24、 根据权利要求21所述的业务干扰存储管理器，其中，所述外部低 带宽存储器包括N个时隙的数据。
25、 根据权利要求21所述的业务干扰存储管理器，还包括控制器仲裁 器，其可操作地连接到所述外部低带宽存储器，其中，对所述外部低带宽 存储器的访问被仲裁。
26、 根据权利要求21所述的业务干扰存储管理器，还包括高速缓存仲 裁器，其可操作地连接到所述高带宽板载高速缓存，其中，对所述高带宽 板载高速缓存的访问被仲裁。
27、 根据权利要求21所述的业务干扰存储管理器，还包括 控制器仲裁器，其可操作地连接到所述外部低带宽存储器，其中，对所述外部低带宽存储器的访问被仲裁；高速缓存仲裁器，其可操作地连接到所述高带宽板载高速缓存，其中， 对所述高带宽板载高速缓存的访问被仲裁；以及高速缓存更新单元，其可操作地连接在所述外部低带宽存储器与所述 高带宽板载高速缓存之间。
28、 根据权利要求27所述的业务干扰存储管理器，还包括 存储器控制器，其可操作地连接在所述控制器仲裁器与所述外部低带宽存储器之间。
29、 根据权利要求27所述的业务干扰存储管理器，其中，所述高速缓 存更新单元包括指令，用于以滑动窗口的方式来更新所述高带宽板载高速 缓存。
30、 根据权利要求29所述的业务干扰存储管理器，其中，用于以滑动窗口的方式来更新所述高带宽板载高速缓存的所述指令包括用于进行以下 操作的指令在所述高带宽板载高速缓存内部存储器上对所述数据的部分进行缓存；通过从所述外部存储器读取最新数据并更新所述高带宽板载高速缓存来重新填充所述高带宽板载高速缓存；以及从所述高带宽板载高速缓存向所述外部低带宽存储器写回较旧数据， 其中，所述数据是输入的数据采样。
31、 根据权利要求30所述的业务干扰存储管理器，其中，所述高速缓 存更新单元还包括用于进行以下操作的指令确定是否期望有多个存储体；以及如果期望有所述多个存储体，则将所述高带宽板载高速缓存划分为所 述多个存储体，并且跨所述多个存储体将波形数据进行分带。
32、 一种计算机程序产品，包括计算机可读介质，包括用于使得计算机消除业务干扰的代码，所述代码包括用于进行以下操作的指令在外部存储器中存储数据；以及 在内部存储器上处理所述数据。
33、 根据权利要求32所述的计算机程序产品，其中，用于使得计算机 消除业务干扰的所述代码还包括用于进行以下操作的指令在所述内部存储器上对所述数据的部分进行缓存；通过从所述外部存储器读取最新数据并更新所述内部存储器来重新填 充所述内部存储器；以及从所述内部存储器向所述外部存储器写回较旧数据，其中，所述数据 是输入的数据采样。
34、 根据权利要求32所述的计算机程序产品，其中，用于使得计算机消除业务干扰的所述代码还包括用于进行以下操作的指令 确定是否期望有多个存储体；以及如果期望有所述多个存储体，则将所述内部存储器划分为所述多个存 储体，并且跨所述多个存储体将波形数据进行分带。
35、 根据权利要求33所述的计算机程序产品，其中，每256个码片执行用于进行以下操作的所述指令通过从所述外部存储器读取最新数据并更新所述内部存储器来重新填充所述内部存储器。
36、 根据权利要求33所述的计算机程序产品，其中，周期性地执行用 于进行以下操作的所述指令从所述内部存储器向所述外部存储器写回较旧数据。
37、 根据权利要求34所述的计算机程序产品，其中，用于使得计算机消除业务干扰的所述代码还包括用于进行以下操作的指令仲裁对所述外部低带宽存储器的访问。
38、 根据权利要求34所述的计算机程序产品，其中，用于使得计算机消除业务干扰的所述代码还包括用于进行以下操作的指令仲裁对所述高带宽板载高速缓存的访问。
39、 根据权利要求34所述的计算机程序产品，其中，所述波形数据被 进行分带，以使得端口能够并行地访问所述波形数据。
全文摘要
本发明申请公开了一种用于使用外部和内部存储器来消除业务干扰的方法和装置，包括在外部存储器中存储数据；以及在内部存储器上处理数据采样，其中，所述外部存储器是低带宽存储器；而所述内部存储器是高带宽板载高速缓存。本方法和装置还包括在所述内部存储器上对所述数据的部分进行缓存；通过从所述外部存储器读取最新数据并更新所述内部存储器来填充所述内部存储器；以及从所述内部存储器向所述外部存储器写回较旧数据，其中，所述数据是输入的数据采样。
文档编号G06F12/08GK101681306SQ200880018290
公开日2010年3月24日 申请日期2008年5月22日 优先权日2007年5月30日
发明者J·A·莱温, R·S·马达拉, S·D·桑布瓦尼, S·戈文达斯瓦米 申请人:高通股份有限公司