专利名称：信号传送系统和信号转换电路的制作方法
技术领域：
本发明涉及用于传送数据信号的传送系统，并涉及用于将并行信号转换成串行信 号并且传送的传送系统。
背景技术：
在最近的用于高速传送数据信号的系统中，常使用诸如IEEE1394、通用串行总线 或以太网(注册商标)等的串行信号传送系统。这些传送系统中的每一个包含用于将并 行信号转换成串行信号的串行化器IC ；用于将由串行化器IC转换的串行信号传送到解串 器IC的传送线；和用于接收从传送线传送的串行信号并重新将其转换成并行信号的解串 器IC0在这些串行信号传送系统中，在使用具有η位输入端子的串行化器IC的情况下， 被输入到串行化器IC的并行信号不总是限于η位并行信号。在输入信号是m位(m是比η 小的整数)并行信号的情况下，与(n-m)位对应的输入端子是不使用的冗余输入端子。这 些冗余输入端子由于处于浮置(floating)状态而易受噪声影响，这导致串行化器IC中的 错误动作。因此，诸如电源或地的稳定电压电平的布线或图案通过低或高电阻的电阻器与冗 余输入端子连接。通过这种结构，防止冗余输入端子进入浮置状态，由此抑制外生噪声。但是，在这种串行信号传送系统的情况下，虽然外生噪声可被抑制，但是，由高速 数字信号的传送导致的辐射噪声不能被抑制。即，被传送的数字信号的单位时间信号跃迁 次数增加得越多，串行信号的谐波成分就增加，并且产生辐射噪声。在根据IEEE1394的串行信号传送系统中，在日本专利申请公开 No. 2001-036590 (专利文献1)中提出了作为被传送的串行信号的预处理将串行信号编码 的技术。即，公开这样一种技术，即，当输入的并行信号被转换成串行信号时，并行信号通过 使用逻辑电路根据预定规则被重新布置并被编码，由此抑制信号的跃迁次数。但是，在专利文献1公开的串行信号传送系统中，必须在并行信号被输入到串行 化器IC之前由逻辑电路对它们执行编码处理。因此，必须向编码处理添加串行化器IC以外 的特定电路，其成本非常高，并且，这种结构不能被简单地应用于一般的通用串行化器IC。在以上的稳定电压电平的布线或图案与冗余输入端子连接的串行信号传送系统 的情况下，串行化器IC以预定的次序重新布置η位的输入并行信号并且作为在时间上连续 的位图案的串行信号传送它们。因此，来自冗余输入端子的位信号也被转换成串行信号。 即，如下信号被传送如果冗余输入端子与电源连接则该信号总是固定为“ 1”，并且如果冗 余输入端子接地则该信号总是固定为“0”。因此，由于来自上述的冗余输入端子的位信号是恒定的，所以，以1/2的概率在恒 定信号与该信号前后的位信号中的每一个之间出现信号的跃迁。这种信号跃迁在串行信号 传送中基本上是不必要的。如果信号跃迁被消除，那么可以在不对串行信号传送施加影响 的情况下抑制产生的辐射噪声。
发明内容
本发明的一个方面是提供可通过有效并且简单的结构抑制在经串行化器单元转 换的串行信号中可出现的信号跃迁的串行信号传送系统。根据本发明的一个方面，一种信号传送系统包括第一并行信号布线；第二并行 信号布线；串行化器单元，该串行化器单元包含与第一并行信号布线连接的多个并行信号 输入端子、用于将从所述多个并行信号输入端子输入的并行信号转换成串行信号的串行转 换单元、和用于输出转换后的串行信号的串行信号输出单元；解串器单元，该解串器单元包 含用于输入来自串行化器单元的串行信号的串行信号输入单元、用于将从串行信号输入单 元输入的串行信号重新转换成并行信号的并行转换单元、和用于将转换后的并行信号输出 到第二并行信号布线的多个并行信号输出端子；以及用于连接串行化器单元和解串器单元 的传送线，其中，与并行信号输入端子连接的第一并行信号布线中的一个布线被分支为多 个布线，由此形成分支布线，分支布线与并行信号输入端子连接，并且，当从分支布线输入 的信号中的每一个被串行转换单元转换时，该信号被转换成串行信号以在时间上与从所述 一个布线输入的信号连续。根据本发明的另一方面，一种信号传送系统包括输入来自第一并行信号布线的 第一并行信号的串行化器单元，将第二并行信号输出到第二并行信号布线的解串器单元， 用于将来自串行化器单元的串行信号传送到解串器单元的传送线，其中，串行化器单元将 第一并行信号转换成串行信号并将串行信号输出到传送线；并且，解串器单元将来自传送 线的串行信号转换成第二并行信号，其中，第一并行信号布线中的一个布线被分支为多个 布线，由此形成分支布线，分支布线与串行化器单元连接，并且，串行化器单元将来自分支 布线的信号转换成所述串行信号的一部分以在时间上与从所述一个布线输入的信号连续。参照附图阅读以下的说明，本发明的以上和其它的目的将变得更加明显。
图1是示出第一实施例中的传送系统的安装结构的示意图。图2是示出在第一实施例中传送的串行信号波形的示意图。图3是示出实验例1和比较实验例1的宽带频谱的曲线图。图4是示出第一实施例中的另一例子的示意图。图5是示出第二实施例中的例子的示意图。图6是示出第二实施例中的另一例子的示意图。图7是示出在第二实施例中传送的串行信号波形的示意图。图8是示出比较例1中的另一例子的示意图。图9是示出在第二实施例中传送的串行信号波形的示意图。
具体实施例方式现在将参照附图描述本发明的示例性实施例。第一实施例图1是示出本发明的第一实施例中的信号传送系统100的结构的示意图。
实施例1在图1中，信号传送系统100包含串行化器IC(串行化器单元)101和解串器 IC (解串器单元)104。串行化器IC 101具有多个(η个)输入端子(并行信号输入端子)。 解串器IC 104与输入端子对应地具有η个输出端子(并行信号输出端子)。在图1中，示 出28个输入端子。对于串行化器IC 101设置分别用于将从所述η个输入端子输入的并行信号转换 成以预定次序串行化的串行信号的串行转换单元105。在图1中，设置四个串行转换单元 105，并且，七个并行信号被输入到串行转换单元中的每一个。对于串行化器IC 101设置分 别用于在传送之前暂时存储经串行转换单元105转换的串行信号的输出缓冲器(串行信号 输出单元)106。在图1中，设置四个输出缓冲器106。对于解串器IC 104设置分别用于输入从串行化器IC 101传送的串行信号的输 入缓冲器(串行信号输入单元)107。在图1中，设置四个输入缓冲器107。对于解串器IC 104设置分别用于将由输入缓冲器107接收的串行信号重新转换成η个并行信号的并行转 换单元108。在图1中，设置四个并行转换单元108。从并行转换单元中的每一个输出七个 并行信号。串行转换单元105的数量、并行转换单元108的数量、输出缓冲器106的数量和输 入缓冲器107的数量不限于以上的值。被输入到串行转换单元105的并行信号的数量和从 并行转换单元108输出的并行信号的数量也不限于以上的值。根据信号传送系统的形式设 定它们。在串行化器IC 101和解串器IC 104之间设置用于传送串行信号的传送线103。在 图1中，传送线103是差动信号传送线。可以使用用于将单个端的并行信号转换成LVDS (低 电压差动信号化)的串行信号的LVDS驱动器，作为串行化器IC 101。可以使用用于将LVDS 串行信号转换成单个端的并行信号的LVDS接收器，作为解串器IC104。虽然传送线103被 假定为差动信号传送线，但是本发明不限于它们，而可以是单个传送线。在信号传送系统100中，由与以上串行信号的系统不同的系统传送时钟信号。第 一时钟信号布线与串行化器IC 101的时钟信号输入端子连接。附图标记102表示用于在 串行化器IC 101和解串器IC 104之间传送时钟信号的时钟信号传送线。第二时钟信号布 线与解串器IC104的时钟信号输出端子连接。时钟信号传送线102也以与传送线103类似 的方式采用差动信号传送线。在信号传送系统100中，与在串行化器IC 101中将并行信号转换成串行信号以及 在解串器IC 104中将串行信号转换成并行信号同步地传送时钟信号。因此，还对于串行化 器IC 101设置诸如多路复用器等的PLL(锁相环)105a和时钟信号的输出缓冲器(时钟信 号输出单元)106a。类似地，解串器IC 104包含诸如多路分解器等的PLL 108a ；和时钟信 号的输入缓冲器(时钟信号输入单元)107a。由m个(m是比η小的整数)布线构成的第一并行信号布线10与串行化器IC 101 的输入端子连接。从第一并行信号布线10输入由并行的m个位数据构成的并行信号。因 此，串行化器IC 101的所述η个输入端子中的(n-m)个端子变成不与第一并行信号布线连 接的冗余输入端子。在图1中，第一并行信号布线的布线数量等于24并且冗余输入端子的 数量等于3。冗余输入端子分别由inb、inc和ind表示。邻近冗余输入端子inb、inc和ind的输入端子被假定为ina。冗余输入端子的数量不限于3个。在第一并行信号布线10中，与输入端子ina连接的布线IOa在分支点202处被分 支成三个分支布线IObUOc和10d。分支布线IOb与输入端子inb连接。分支布线IOc与 输入端子inc连接。分支布线IOd与输入端子ind连接。从布线IOa输入到输入端子ina 的位信号被定义为基准位信号。从分支布线IObUOc和IOd输入到冗余输入端子inb、inC 和ind的位信号分别被定义为分支位信号。串行转换单元105以这样一种方式动作，即，在 从串行化器IC 101传送的串行信号中，从输入端子ina输入的基准位信号和从冗余输入端 子inb、inc和ind输入的分支位信号被转换成在时间上连续的位。由m个(m是比η小的整数)布线构成的第二并行信号布线11与解串器IC 104 连接。从第二并行信号布线11输出由m个位数据的并行信号构成的并行信号。因此，解串 器IC 104的所述η个输出端子中的(n-m)个端子变成不与第二并行信号布线11连接的冗 余输出端子。在图1中，第二并行信号布线11的布线数量等于24并且冗余输出端子的数 量等于3。冗余输出端子分别由otb、otc和otd表示。邻近冗余输出端子otb、otc和otd 的输出端子被假定为ota。由otb、otc和otd表示的冗余输入端子是不与第二并行信号布 线11、其它电路元件、电源和地等连接的未连接端子。邻近冗余输出端子的输出端子被假定 为ota。冗余输出端子的数量不限于3个。来自第一并行信号布线10的四个布线(包含布线10a)和在布线IOa的分支点 202处分支的三个布线IObUOc和IOd被输入到串行转换单元105中的一个。在图2中示 出此时被传送到传送线103的串行信号的波形。在图2中，从左起的第一位到第四位是来 自第一并行信号布线10的位信号。第4位是来自布线IOa的基准位信号。第五位到第七 位是来自三个分支布线IObUOc和IOd的分支位信号。作为分失位信号的第5位到第7位 中每一个的波形保持在与作为基准位信号的第4位信号的信号电平相同的信号电平上。因 此，第4位到第7位的信号电平总是被设为相同的高电平或低电平，并且不出现信号跃迁。比较例1图8是示出常规的信号传送系统300的示意图。在信号传送系统300中，串行化 器IC 101的冗余输入端子inb、inc和ind通过电阻电路元件201接地。因此，总是为低的 信号电平的固定信号被输入到冗余输入端子。在图8中，与图1相同的部件由相同的附图 标记表示，并且，省略它们的描述。在信号传送系统300中，来自第一并行信号布线10的四个布线(包含布线10a)和 与第一并行信号布线10不同的三个布线IObUOc和IOd被输入到串行转换单元105中的 一个。在图9中示出此时被传送到传送线103的串行信号的波形。在图9中，从左起的第 一位到第四位是来自总线布线10的位信号。第4位是来自布线IOa的位信号。第五位到 第七位是来自三个分支布线IObUOc和IOd的位信号。来自三个分支布线IObUOc和IOd 的位信号总是被固定到低电平。因此，当第4位信号处于高电平时，与图2所示的串行信号 波形相比，信号跃迁多出现一次。实验例1执行用于验证图1所示的信号传送系统100的辐射噪声抑制效果的实验。在实验 例1中，从数据模式(pattern)产生器产生单位数据周期等于5nSec (包含Insec的跃迁时 间)并且振幅等于IV的数字信号的数据模式。数据模式是由28位的位数据构成的串行信号。当28位的数据模式由1和0的布局表达时，它被表达为1010100 01010111000011 0111111的位模式。根据数据模式被重复输出的设定从数据模式产生器产生信号。通过将串行信号输 入到频谱分析器，获得数据模式的宽带频谱的一部分，并且，在图3中由实线示出该部分。比较实验例1以与实验例1类似的方式测量比较例1中的信号传送系统300的辐射噪声。在比 较实验例1中，从数据模式产生器产生单位数据周期等于5nSec (包含Insec的跃迁时间) 并且振幅等于IV的数字信号的数据模式。数据模式是由28位的位数据构成的串行信号。 当28位的数据模式由1和0的布局表达时，它被表达为1010100 0101010 10000100111110 的位模式。通过将串行信号输入到频谱分析器，获得数据模式的宽带频谱的一部分，并且，在 图3中由虚线示出该部分。当将实验例1的数据模式与比较实验例1的数据模式相比较时，它们在第14位到 第28位的两个点上不同。即，在实验例1的数据模式中的第7位、第14位、第21位和第28 位的四个点上的各电平总是等于它们的前一位数据(第6位、第13位、第20位和第27位) 的各电平。另一方面，在比较实验例1的数据模式中的第7位、第14位、第21位和第28位 的四个点上的电平总是固定于0。因此，实验例1的总跃迁次数比比较实验例的跃迁次数小 2。虽然在实验例1和比较实验例1中使用的数据模式具有宽带频谱，但是图3示出 通过在强度特别高的作为中心的150MHz周围测量4MHz带宽(横轴表示0. 67MHz/lDiv)的 频谱强度(纵轴表示5dB/lDiv)获得的结果。频谱分析器的测量条件被设为RBM = 120kHz 和VBW = 300kHz。从图3可以理解，当将实验例1与比较实验例1相比较时，实验例1的测 量结果(实线)中的200MHz的峰值强度比比较实验例1的测量结果(虚线)中的峰值强 度小约3dB。作为辐射噪声抑制效果，3dB的值非常大。还能够以图1所示的冗余输出端子Otb Otd如图4所示的那样通过高电阻的电 阻电路元件204接地或与电源连接的方式构建。从输出端子otb otd输出的数据是从信 号布线IOa输入到串行化器IC 101的位信号，并且，该位信号被从输出端子ota输出。如上所述，根据第一实施例的信号传送系统100，可以极其简单并且合理地实现串 行传送线的辐射噪声的抑制。由于从并行信号分支的分支位信号已被输入到串行化器IC 101的冗余输入端子inb、inc和ind，因此其难以受到外生噪声的影响。还可同时防止串行 化器IClOl中的错误动作。第二实施例下面，将参照图5描述本发明的第二实施例。图5是示出第二实施例中的信号传送 系统200的示意图。本实施例中的信号传送系统200是通过修改以上的第一实施例的一部 分获得的系统，并且，在图5中，与图1中的部件相同的部件由相同的附图标记表示，并且， 省略它们的描述。如图5所示，信号传送系统200与上述的图1中的信号传送系统的不同之处在于， 通过由逻辑电路构成的识别器件(选择单元)206传送来自输出端子ota otd的四个位 信号。通过识别器件206输出的信号线作为输出位信号被连接为作为m个并行信号总线布线11之一。由于所有的四个位信号与图7中的从布线IOa输入的基准位信号和在分支点 202处从布线IOa分支的分支位信号对应，因此，如果不导致传送错误，那么对于所有这四 个位信号传送相同的数据。如果传送线103上的信号受到外生噪声等的影响，那么存在在来自输出端子 ota otd之一的位信号中出现错误的可能性。此时，通过识别器件206进行关于这四个位 信号的错误识别。在该错误识别中，假定这样一种情况，即，由于通过串行化器IC 101分出 来的所有这四个位数据固有地为相同的位信号，因此通过得到这四个位数据的逻辑和输出 正确的位信号。通过如上面提到的那样传送固有地相同的四个位信号并且通过使用四个位信号 进行错误识别，可以提高确实要传送的一个位信号的传送可靠性。因此，根据本实施例，除 了串行信号的传送中的谐波抑制的效果以外，获得可提高特定信号(位信号)的传送可靠 性这样的效果。在以上的第一和第二实施例中描述的串行化器IC 101和解串器IC 104中的信号 的输入/输出数量、输入/输出系统、转换系统和分支结构等不被特别限制。参照它们中的 分支结构，例如，可以使用图6所示的具有用于将并行信号中的任意三个位信号中的每一 个分支为每两个信号的分支点205的结构。以上的任意三个位信号分别作为来自输入端子 (并行信号输入端子)ine、inf和ing的基本位数据被输入。分别从输入端子(并行信号 输入端子)ine' >inf'和ing'输入通过对这些基本位数据进行分支获得的分支数据。在 这种情况下，例如，传送线103上的串行信号的波形如图7所示的那样。并且，在这种情况 下，由于单位时间的信号跃迁次数减少到比图8所示的现有技术小的值，因此，可以获得与 图3所示的曲线图类似的效果。本发明中的并行信号布线和串行化器IC 101的连接结构用作信号转换电路。如上所述，根据本发明的传送系统对于有效抑制不必要的辐射的信号传送系统是 有用的，并且特别适于需要使数据传送稳定化的信号传送系统。根据本发明，可以在不增加其它的昂贵电路元件和部件等的情况下极其简单并且 合理地实现串行传送线的辐射噪声的抑制。串行信号传送系统自身变得难以受到外生噪声 的影响。还可同时防止串行化器IC中的错误动作。虽然已参照示例性实施例说明了本发明，但应理解，本发明不限于公开的示例性 实施例。以下的权利要求的范围应被赋予最宽的解释以包含所有这些变更方式以及等同的 结构和功能。本申请要求在2007年12月10日提交的日本专利申请No. 2007-317929和在2008 年10月24日提交的日本专利申请No. 2008-274350的益处，在此通过引用并入它们的全部内容。
权利要求
一种信号传送系统，包括第一并行信号布线(10)；第二并行信号布线(11)；串行化器单元(101)，该串行化器单元(101)包含与第一并行信号布线连接的多个并行信号输入端子，用于将从所述多个并行信号输入端子输入的并行信号转换成串行信号的串行转换单元(105)，和用于输出转换后的串行信号的串行信号输出单元(106)；解串器单元(104)，该解串器单元(104)包含用于输入来自串行化器单元的串行信号的串行信号输入单元(107)，用于将从串行信号输入单元输入的串行信号重新转换成并行信号的并行转换单元(108)，和用于将转换后的并行信号输出到第二并行信号布线的多个并行信号输出端子；以及用于连接串行化器单元和解串器单元的传送线(103)，其中，与并行信号输入端子连接的第一并行信号布线中的一个布线(10a)被分支为多个布线，由此形成分支布线(10b、10c、10d)，分支布线与并行信号输入端子连接，并且，当从分支布线输入的信号中的每一个信号被串行转换单元转换时，该信号被转换成串行信号以在时间上与从所述一个布线输入的信号连续。
2.根据权利要求1的信号传送系统，其中，用于输出从分支布线输入到串行化器单元的位数据的并行信号输出端子是未连接的端子。
3.根据权利要求1的信号传送系统，其中，用于输出从分支布线输入到串行化器单元的位数据的所有并行信号输出端子与电源 连接或接地。
4.根据权利要求1的信号传送系统，其中，用于输出从分支布线输入到串行化器单元的位数据的并行信号输出端子与用于选择 并输出并行信号输出端子中的一个作为输出位信号的选择单元连接。
5.根据权利要求1的信号传送系统，其中，对于串行转换单元、串行信号输出单元、串行信号输入单元和并行转换单元的全部，分 别设置相同数量的两个或更多个单元。
6.根据权利要求1的信号传送系统，其中， 传送线是差动信号传送线。
7.根据权利要求1的信号传送系统，其中，串行化器单元(101)具有与第一时钟信号布线连接的时钟信号输入端子、用于转换时 钟信号的PLL(105a)和用于输出转换后的时钟信号的时钟信号输出单元(106a)；解串器单元(104)具有输入来自串行化器单元的时钟信号的时钟信号输入单元 (107a)、用于转换来自时钟信号输入单元的时钟信号的PLL(IOSa)和与第二时钟信号布线 连接的时钟信号输出端子；并且，时钟信号输出单元和时钟信号输入单元通过时钟信号传送线(102)相互连接。
8.根据权利要求7的信号传送系统，其中， 时钟信号传送线是差动信号传送线。
9.一种信号转换电路，包括 并行信号布线(10)；和串行化器单元(101)，该串行化器单元(101)包含 与并行信号布线连接的多个并行信号输入端子，用于将从所述多个并行信号输入端子输入的并行信号转换成串行信号的串行转换单 元(105)，和用于输出转换后的串行信号的串行信号输出单元(106)，其中，与并行信号输入端子连接的并行信号布线中的一个布线(IOa)被分支为多个布 线，由此形成分支布线(10b、10c、IOd)，分支布线与并行信号输入端子连接，并且，当从分支 布线输入的信号中的每一个信号通过串行转换单元被转换时，所述信号被转换成串行信号 以在时间上与从所述一个布线输入的信号连续。
10.一种信号传送系统，包括输入来自第一并行信号布线(10)的第一并行信号的串行化器单元(101)， 将第二并行信号输出到第二并行信号布线(11)的解串器单元(104)， 用于将来自串行化器单元的串行信号传送到解串器单元的传送线(103)， 其中，串行化器单元(101)将第一并行信号转换成串行信号并将串行信号输出到传送 线；并且，解串器单元(104)将来自传送线的串行信号转换成第二并行信号， 其中，第一并行信号布线中的一个布线(IOa)被分支为多个布线，由此形成分支布线 (10b、10c、10d)，分支布线与串行化器单元连接，并且，串行化器单元将来自分支布线的信 号转换成所述串行信号的一部分以在时间上与从所述一个布线输入的信号连续。
全文摘要
本申请提供信号传送系统和信号转换电路。在该信号传送系统中，通过传送线连接与第一并行信号布线连接的串行化器IC和与第二并行信号布线连接的解串器IC。在串行化器IC的输入端子中，不与第一并行信号布线连接的冗余输入端子与通过对第一并行信号布线进行分支获得的一个布线连接。当并行信号被转换成串行信号时，它们的位数据被配置成在时间上连续的串行信号。因此，串行信号的跃迁次数减少并且辐射噪声可被抑制。
文档编号G06F13/40GK101889273SQ20088011965
公开日2010年11月17日 申请日期2008年12月9日 优先权日2007年12月10日
发明者西村晋一 申请人:佳能株式会社