专利名称：一种时序控制模块的制作方法
技术领域：
本实用新型涉及一种时序控制模块，尤其是一种用于控制主板上电时序的时序控 制模块。
背景技术：
芯片组是主板的重要组成部分，几乎决定着主板的全部功能。主板的芯片组通常 包括南桥芯片和北桥芯片，其中，南桥芯片主要负责外围设备的数据处理与传输，一旦南桥 芯片出现问题，则会导致外围设备无法使用，北桥芯片负责与CPU联系并控制内存，提供对 CPU的类型和主频、系统的前端总线频率、内存的类型和最大容量等的支持。使用不同的电源为主板上的南桥和北桥芯片上电时，由于不同的电源在开启之后 会在不同的时间内爬升至其峰值，从而从南桥和北桥芯片输出的信号时序会有不同。这样， 当使用不同的电源控制主板上的南桥和北桥芯片上电时，有可能没有按照预期上电时序控 制主板上电，导致主板上电时序错乱，这样对不同的电源兼容性不好。
实用新型内容本实用新型的目的是提供一种能够控制主板正常上电时序的控制模块。本实用新型解决其技术问题所采用的技术方案是一种时序控制模块，其包括一控制主板上电的芯片、第一分压电路、第二分压电路 和第三分压电路，所述第一分压电路包括电阻Rll及与其相连接的并联电阻R12、R13，所述 第二分压电路包括电阻R21及与其相连接的并联电阻R22、R23，所述第三分压电路包括电 阻R31及与其相连接的并联电阻R32、R33，所述芯片设有输入电压针脚VIN ；所述第一分压电路的电阻Rll的一端连接第一电源，另一端连接所述并联电阻 R12、R13的共同端，所述并联电阻R12、R13的另一端连接分压电阻Rl，Rl的另一端接地；所 述第二分压电路的电阻R21的一端连接第二电源，另一端连接所述并联电阻R22、R23的共 同端，所述并联电阻R22、R23的另一端连接分压电阻R1，且与所述第一分压电路相交于共 同点C;所述第三分压电路的电阻R31的一端连接第三电源，另一端连接所述并联电阻R32、 R33的共同端，所述并联电阻R32、R33的另一端连接分压电阻R1，且连接于共同点C，所述 共同点C与所述芯片的输入电压针脚VIN连接。上述时序控制模块，其中，所述Rl为20K欧姆，所述Rll为MOK欧姆，R12、R13为 12K欧姆，所述R21为402K欧姆，R22、R23为IOK欧姆，所述R31为1. 21M欧姆，R32、R33为 160K欧姆。上述时序控制模块，其中，所述第一电源为+3. 3V，所述第二电源为+5V，所述第三 电源为+12V。上述时序控制模块，其中，所述芯片型号为TO27。上述时序控制模块，其中，所述芯片的针脚VCC与一 +3. 3V备用电源连接。与现有技术相比，本实用新型只有在各种输入电压均达到峰值后产生一个高电平
3信号控制主板上电，保证了不同电源控制主板上电的上电时序。
图1是本实用新型时序控制模块较佳实施方式的电路图；图2是本实用新型时序控制模块较佳实施方式的时序图。
具体实施方式
以下结合附图和具体实施例对本实用新型作进一步说明，但不作为本实用新型的 限定。请参看图1，本实用新型时序控制模块包括第一分压电路10、第二分压电路20、第 三分压电路30以及芯片50，芯片50设有一输入电压针脚VIN，一与+3. 3V备用电源相连为 芯片50供电的针脚VCC及一输出电平针脚EN0UT。第一分压电路10的电阻Rll的一端连 接第一电源+3. 3V，另一端连接并联电阻R12、R13的共同端，并联电阻R12、R13的另一端连 接分压电阻R1，R1的另一端接地；第二分压电路20的电阻R21的一端连接第二电源+5V，另 一端连接并联电阻R22、R23的共同端，并联电阻R22、R23的另一端连接分压电阻R1，且与 第一分压电路10相交于共同点C ；第三分压电路30的电阻R31的一端连接第三电源+12V， 另一端连接并联电阻R32、R33的共同端，并联电阻R32、R33的另一端连接分压电阻R1，且 连接于共同点C，共同点C与芯片50的输入电压针脚VIN连接。其中，Rl为20K欧姆，Rll 为 240K 欧姆，R12、R13 为 12K 欧姆，R21 为 402K 欧姆，R22、R23 为 IOK 欧姆，R31 为 1. 21M 欧姆，R32、R33为160K欧姆。工作时，第一电源+3. 3V、第二电源5V和第三电源+12V分别经过第一分压电路 10、第二分压电路20和第三分压电路30分压后，在共同点C产生的电压为0. 6V，即芯片50 的VIN脚接受到0. 6V的电压输入。芯片50设有一个临界电压值为+0. 6V，当输入电压大于 等于0. 6V时，芯片50产生一个高电平信号S从针脚ENOUT输出，如图2所示，反之当输入 电压小于0.6V时则产生一个低电平信号。信号S输入至主板上的南桥或者北桥芯片。如 果第二电源+5V，第三电源+12V已到达，但第一电源+3. 3V还未到达，在共同点C产生的电 压未达到0. 6V，则芯片50的针脚ENOUT不输出高电平信号S,于是南桥或北桥芯片无法上 电，确保主板时序正常。当第一电源、第二电源和第三电源都达到峰值后，在共同点C才会 产生+0.6V电压，并产生信号S。若期望从北桥输出的信号早于从南桥输出的信号，只需要 在输出信号S后连接一个逻辑电路，延迟该信号S输入至南桥芯片，从而保证北桥芯片输出 的信号早于从南桥输出的信号。本例中芯片50采用TO27。本实用新型时序控制模块中，可使用不同的芯片替换芯片50，替换后的芯片的临 界电压值也会随之发生变化，相应地，第一分压电路、第二分压电路、第三分压电路和分压 电阻Rl都需要更换来满足要求。另外，当使用的芯片的临界电压值为一特定电压时，例如 +20. 3V，此时时序控制模块中并不需要分压电路，因为此时只有在+3. 3V，+5V，+12V三个电 源同时到达后，向该芯片输入+20. 3V电压才能让芯片输出一个高电平信号为主板上电。
权利要求1.一种时序控制模块，其特征在于，包括一控制主板上电的芯片、第一分压电路、第二 分压电路和第三分压电路，所述第一分压电路包括电阻Rll及与其相连接的并联电阻R12、 R13，所述第二分压电路包括电阻R21及与其相连接的并联电阻R22、R23，所述第三分压电 路包括电阻R31及与其相连接的并联电阻R32、R33，所述芯片设有输入电压针脚VIN ；所述第一分压电路的电阻Rll的一端连接第一电源，另一端连接所述并联电阻R12、 R13的共同端，所述并联电阻R12、R13的另一端连接分压电阻R1，R1的另一端接地；所述第 二分压电路的电阻R21的一端连接第二电源，另一端连接所述并联电阻R22、R23的共同端， 所述并联电阻R22、R23的另一端连接分压电阻R1，且与所述第一分压电路相交于共同点C; 所述第三分压电路的电阻R31的一端连接第三电源，另一端连接所述并联电阻R32、R33的 共同端，所述并联电阻R32、R33的另一端连接分压电阻R1，且连接于共同点C，所述共同点 C与所述芯片的输入电压针脚VIN连接。
2.根据权利要求1所述的时序控制模块，其特征在于，所述Rl为20K欧姆，所述Rll为 240K欧姆，R12、R13为1 欧姆，所述R21为402K欧姆，R22、R23为IOK欧姆，所述R31为 1. 21M 欧姆，R32、R33 为 160K 欧姆。
3.根据权利要求1所述的时序控制模块，其特征在于，所述第一电源为+3.3V，所述第 二电源为+5V，所述第三电源为+12V。
4.根据权利要求1所述的时序控制模块，其特征在于，所述芯片型号为TO27。
5.根据权利要求1所述的时序控制模块，其特征在于，所述芯片的针脚VCC与一+3.3V 备用电源连接。
专利摘要本实用新型公开了一种时序控制模块，其包括一控制主板上电的芯片、第一分压电路、第二分压电路和第三分压电路，分压电路包括一个电阻及与其相连接的两个并联电阻，主板的各种输入电压共同连接于芯片的输入端，主板的各种输入电压的共同连接点通过一分压电阻接地。芯片设有一临界电压，当芯片的输入端的电压达到临界电压，芯片的输出端输出一信号控制主板上电。本实用新型只有在各种输入电压均达到峰值后产生一个高电平信号控制主板上电，保证了不同电源控制主板上电的上电时序。
文档编号G06F1/04GK201886376SQ20102056234
公开日2011年6月29日 申请日期2010年10月15日 优先权日2010年10月15日
发明者胡建立 申请人:上海佑科仪器仪表有限公司