技术总结
本发明涉及一种乘加器，所述乘加器包括一个以上的子乘加器，所述乘加器包括两个子乘加器，每个所述子乘加器具体包括：部分积产生器，用于对小于第一位数阈值的乘数和小于第一位数阈值的被乘数相乘，获得部分积数据；部分积压缩器，用于对所述部分积数据进行压缩处理，获得部分积压缩数据；累加压缩器，用于对所述部分积压缩数据，以及加法数据做累加处理，获得求和数据。本发明的乘加器可以实现1个18*18bit或2个并行9*9bit的乘法、加法和累加操作，资源利用率高；在操作数较大位宽时提高了运算速度；在操作数较小位宽时，提高了资源的利用率。
技术研发人员：王军宁;邹丽娜;朱建彰;王强
受保护的技术使用者：京微雅格（北京）科技有限公司
文档号码：201210041630
技术研发日：2012.02.21
技术公布日：2016.12.14