一种高效率高精度除法实现方法及装置制造方法
【专利摘要】本发明实施例提供了一种高精度除法运算方法，包括设定系统有效位宽度l，从符号位开始从高位到低位搜索无符号除数x有效位的起始位位置Ps，获得无符号除数x的有效位长度，将无符号除数x分解为包含高l?bit有效位的a和包含剩余有效bit位的b，变换无符号除数的倒数对a进行归一化处理，查询预存的倒数表，进行回归处理，获得的值；进而获得的值；还提供了一种高精度除法运算装置；本发明通过设定预存的倒数表或/和等式扩展的方式提高商的精度，适用于精度要求较高的场景，也适用于运算速率高且精度误差控制在一定范围内的场景，不但避免了现有技术除法运算中多次移位运算与减法操作，而且避免了插值拟合带来的误差过大现象。
【专利说明】一种高效率高精度除法实现方法及装置【技术领域】
[0001]本发明涉及电子与信号处理领域一种高精度高效率的除法实现方法，具体涉及高效率高精度除法实现方法及装置。
【背景技术】
[0002]在数字信号处理领域，经常涉及到除法运算。如在接收信号归一化过程中用到除法运算，信号处理中的矩阵运算等。这些运算中，很多情况下不需要求出余数，但需要求出精度相对较高的商。此类除法运算有很高的运算速度要求，即需要在很短的时间内求出运算结果，或硬件除法器需要工作在很高的频率。
[0003]现有除法器结构种多采用多次移位减法与移位操作得到精确的商以及余数。该类除法运算实现时间长，需要多个时钟周期或者综合后硬件工作频率低。例如，在DonaldE.Knuth著的《计算机程序设计艺术》，第2卷，半数值算法(“The Art of ComputerProgramming, Vol.2, Seminumerical Algorithms”)的第 4 章第 3 节介绍了一种计算除法的算法。该法先采用多次牛顿迭代方法求出除数的倒数，然后用被除数乘之得到商。但该法缺点在于为求得一个相对高精度的结果，迭代次数需要很多，插值繁杂，计算时间长。在采用赛灵斯(XILINX)公司的FPGA集成开发工具ISE中的Core Generator生成的32位除16位的除法器，在60MHz的工作时钟绝数下，完成一次运算需要20多个时钟周期。在专利申请号为01132302.7的中国专利申请“一种除法器”中采用移位加减法的方式实现除法器，，32位除16位的除法器需要16个时钟周期。以上现有技术存在的问题在于时钟周期较长，实现速度慢，在数字信号处理领域的应用受到极大限制。
【发明内容】
[0004]本发明针对现有技术除法运算时钟周期较长，实现速度慢问题，提出提出一种高效率高精度除法实现方法及装置。
[0005]本发明实施例提供了一种高精度除法运算方法，对不同或相同位宽的除数X'和被除数I'进行预处理，分解计算商
【权利要求】
1.一种高精度除法运算方法，对不同或相同位宽的除数X’和被除数y’进行预处理，分 解计算
2.如权利要求1所述除法实现方法，其特征在于:所述对不同或相同位宽的除数X’和被除数I，进行预处理包括:根据除数X’和被除数y’的符号判断商的符号S，并将除数X’和被除数y’转化为无符号除数X和无符号被除数I ；若除数X’为0，则需进行异常处理，输出一个最大值常数constant，并输出一个异常处理标志，结束运算；根据设备计算能力确定系统位宽Bw。
3.如权利要求1所述除法实现方法，其特征在于:若Lx>l，所述对a进行归一化处理得到a’为将a的高Ibit的有效位右移m位得到a’，其中m = Bw_Ps_l+l。
4.如权利要求3所述除法实现方法，其特征在于:所述将的值进行回归处理得到i 的值为，若左移m位会产生溢出，则将的值左移m位，否则降低Q值，Q = Q — m，Q值表示 定点精度。
5.如权利要求1所述除法实现方法，其特征在于:若Lx< 1，所述对a进行归一化处理得到a’为将a的高Ibit的有效位左移m’位；所述将
6.如权利要求1一 5任一所述除法实现方法，其特征在于:所述获得
7.如权利要求1一 5任一所述除法实现方法，其特征在于:所述获得
8.如权利要求1-5任一所述除法实现方法，其特征在于:所述获得
9.一种高精度除法实现装置，其特征在于:包括:流水线控制单元，与操作寄存器和旁路单元相连接，包括定时器、中断控制逻辑、位操作逻辑和存储器，所述存储器用于存储控制寄存器文件；所述操作寄存器，用于程序流的控制和计算，与指令定序单元相连接；所述旁路单元，提供算术逻辑单元、乘累加单元、操作寄存器和地址寄存器之间的物理连接；所述地址寄存器，连接存储单元、操作寄存器和旁路单元，用于地址产生和作为暂存所述算术逻辑单元，包括两个16bit的算术逻辑运算，即加法运算或移位运算；所述乘累加单元，包括一个40bit的算术逻辑运算，两个40bit的乘法运算和一个40bit的累加运算；所述指令定序单元，包括指令译码器，指令组合逻辑，调试接口和输出逻辑，用于用以控制算术逻辑单元、乘累加单元，决定数据和资源的独立性，进行指令组合判决。预存取单元，连接指令定序单元和存储单元，用于指令的预取，包括一个8 X 8words的指令缓存，一个cycle读取8个words的指令到指令缓存中，一个跳转预测逻辑，产生跳转和调用；所述存储单元，用于存储运算结果。
10.如权利要求9所述除法实现装置，其特征在于:所述指令定充单元将最多4条指令组合起来在一个cycle中执行。
【文档编号】G06F7/535GK103593159SQ201210288609
【公开日】2014年2月19日 申请日期:2012年8月14日 优先权日:2012年8月14日
【发明者】刘若堃, 王清, 桂竟晶 申请人:重庆重邮信科通信技术有限公司