专利名称：源同步双倍数据速率接口的采样装置及其采样方法
技术领域：
本发明涉及通信与电子技术领域，尤其涉及一种源同步双倍数据速率DDR接口的采样装置及其采样方法。
背景技术：
随着芯片处理性能的提高，芯片外部物理接口的速率也相应随着提高，为了减少单板芯片间互连线，通常采用时钟双沿采样的接口。DDR (Double Data Rate，双倍数据速率)技术，即在时钟的上升沿和下降沿都传送数据，能在保持时钟速率不变的情况下将数据传送速率提高一倍，因此，DDR接口广泛用于芯片之间的互连,例如RGMII接口(Reduced MediaIndependant Interface,简化媒体独立接口)，XGMII (10 Gigabit MediaIndependent Interface, IOGb 媒体独立接口)接口等。因而，在单板硬件设计中，芯片间互连，经常有不同类型物理接口对接的需求，这种情况下，需要在两个芯片间增加接口转换适配模块，实现不同类型物理接口的转换。一般这种场景下会采用可编程逻辑器件来实现接口的转换，如采用现场可编程门阵列(FieldProgrammable Gate Array, FPGA)芯片。图1是现有的一种源同步DDR接口的采样装置的示意图，如图1所示，包括PLL(Phase Lock Loop,锁相环)/DLL (Delay Lock Loop,延迟锁相环)模块100、并行处理(Logic)模块200和时钟域转换(FIFO)模块300。接口信号包括一路随路时钟rx_clk，一组控制信号rxc[m:0],—组数据信号rxd[n:0]。采用锁相环模块100对输入的随路时钟rx_elk进行移相，输出两路对随路时钟移相处理后的时钟，一路为随路时钟经90度移相后输出时钟rx_clk90，另一路为随路时钟经270度移相后输出时钟rx_clk270，这两路时钟分别用时钟上升沿对接口输入控制rXC[m:0]和数据信号rxd[n:0]进行采样。经过并行处理模块200的采样后得到和输入数据位宽相等的两组数据，将恢复出来的两组数据拼成写入时钟域转换FIFO模块300，时钟域转换FIFO模块300的读接口采用逻辑内部系统工作时钟，完成接口信号采样和时钟域转换处理步骤。由于逻辑对每组该类型的物理接口进行数据采样处理时，都需要占用一个锁相环和全局(或局部)时钟布线资源，多个接口则需要占用多个PLL或DLL模块，然而，对于FPGA来说，PLL/DLL及全局/局部时钟资源是有限的(例如altera S4 GX系列最大一款芯片EP4SGX530, PLL资源只有12个)，需要优化使用，无法满足数量较多的情况。而且，经过锁相环模块100输出延迟90度和270度的时钟相位只是一种理论值，由于时钟线的布局时延不确定性，这个相位并不一定是最合适的采样相位点，无法根据实际布局进行调整。
发明内容
有鉴于此，本发明的目的是提供一种源同步双倍数据速率DDR接口的采样装置及其采样方法，不占用FPGA上有限的锁相环模块，可以根据实际布局灵活地调整时钟信号的延时。
为实现上述目的，本发明第一方面提供了一种源同步双倍数据速率DDR接口的采样装置，所述源同步DDR接口的采样装置包括=IDELAY延时模块、ISERDES串并转换模块、并行处理模块和时钟域切换模块；所述IDELAY延时模块，用于对输入的时钟信号进行延时，输出满足时序要求的时钟信号给所述ISERDES串并转换模块；所述ISERDES串并转换模块，用于根据所述IDELAY延时模块输出的时钟信号，对输入的数据信号或控制信号进行串并转换，输出单沿采样的数据信号或控制信号给所述并行处理模块；所述并行处理模块，用于根据所述ISERDES串并转换模块输出的控制信号，识别所述数据信号中的有效数据，将所述有效数据的输出时序转换成写接口时序，并将所述有效数据和写接口时序发送给所述时钟域切换模块；所述时钟域切换模块，用于根据所述写接口时序，缓存所述有效数据，并根据接收的读接口时序输出所述有效数据。结合第一方面，在 第一方面的第一种可能的实施方式中，所述采样装置还包括■ 与所述数据信号或控制信号的数量相等数量的IDELAY延时模块，用于对所述数据信号或控制信号分别进行延时，输出满足时序要求的数据信号或控制信号给所述ISERDES串并转换模块。结合第一方面或第一方面的第一种可能的实施方式，在第一方面的第二种可能的实施方式中，所述满足时序要求包括所述时钟信号的采样沿位于所述数据信号和控制信号的建立时间之后，并在所述数据信号和控制信号的保持时间之内。结合第一方面，在第一方面的第三种可能的实施方式中，所述并行处理模块根据所述控制信号的电平或电平组合关系，识别所述数据信号的有效数据。结合第一方面或第一方面的第三种可能的实施方式，在第一方面的第四种可能的实施方式中，所述ISERDES串并转换模块的数量与所述控制信号和数据信号的数量之和相等，用以对所述控制信号和数据信号分别进行串并转换。结合第一方面，在第一方面的第五种可能的实施方式中，所述IDELAY延时模块和ISERDES串并转换模块为现场可编程门阵列FPGA芯片内部的模块。第二方面，本发明还提供了一种源同步双倍数据速率DDR接口的采样方法，所述方法包括利用IDELAY延时模块对输入的时钟信号进行延时，输出满足时序要求的时钟信号;利用ISERDES串并转换模块根据延时后的所述时钟信号，对输入的双沿采样的数据信号或控制信号进行串并转换，输出单沿采样的数据信号或控制信号；根据所述单沿采样的控制信号，识别所述单沿采样的数据信号中的有效数据，并将所述有效数据的输出时序转换成写接口时序；根据所述写接口时序，缓存所述有效数据，并根据接收的读接口时序，输出所述有效数据。结合第二方面，在第二方面的第一种可能的实施方式中，所述方法还包括
利用与所述数据信号或控制信号的数量相等数量的IDELAY延时模块对所述数据信号或控制信号进行分别延时，输出满足时序要求的数据信号或控制信号；所述利用ISERDES串并转换模块根据延时后的所述时钟信号，对输入的双沿采样的数据信号或控制信号进行串并转换，输出单沿采样的数据信号或控制信号，具体为利用ISERDES串并转换模块根据延时后的所述时钟信号，对延时后的所述数据信号或控制信号进行串并转换，输出单沿采样的数据信号或控制信号。结合第二方面或第二方面的第一种可能的实施方式，在第二方面的第二种可能的实施方式中，所述满足时序要求包括所述时钟信号的采样沿位于所述数据信号和控制信号的建立时间之后，并在所述数据信号和控制信号的保持时间之内。结合第二方面或第二方面的第一种可能的实施方式，在第二方面的第三种可能的实施方式中，所述ISERDES串并转换模块的数量与所述控制信号和数据信号的数量之和相等，用以对所述控制信号和数据信号分别进行串并转换。 本发明提供的源同步DDR接口的采样装置及其采样方法，利用FPGA内部用于外挂memory (内存)接口 PHY模块的IDELAY (延时)，ISERDES (串并转换)资源，实现源同步DDR接口的数据和控制信号采样和串并转换，不占用额外的逻辑资源，不受FPGA器件内部逻辑时钟资源数目的限制，可以根据实际布局灵活地调整时钟信号的延时。
图1为现有的一种源同步DDR接口的采样装置的示意图；图2为本发明实施例提供的一种源同步DDR接口的采样装置的示意图；图3为图2中各信号的时序图；图4为本发明实施例提供的又一种源同步DDR接口的采样装置的示意图；图5为本发明实施例提供的又一种源同步DDR接口的采样装置的示意图；图6为本发明实施例提供的源同步DDR接口的采样方法流程图；图7是本发明实施例提供的源同步DDR接口的采样装置示意图。
具体实施例方式下面通过附图和实施例，对本发明的技术方案做进一步的详细描述。本发明提供的源同步双倍数据速率DDR接口的采样装置及采样方法，利用FPGA部分通用IO的专有硬件模块，实现源同步DDR类型接口的数据采样，适用于各种采用DDR接口转换、接口适配的场合，用于数据转发和传输，例如网卡中的MAC (网络控制器)和PHY (以太网芯片)之间的接口，XGMII，RGMII等。除标准的如XGMII，RGMII等DDR接口夕卜，还可以应用于自定义的逻辑间并行数据通道接收端，用以进行数据采样和串并转换处理。本发明中以在DSP (数字信号处理器)和CPU (微处理器)之间的数据传输为例进行说明，DSP作为上一级输入端，CPU作为下一级读取端，上一级输入端输入的接口信号包括时钟信号、数据信号和控制信号，下一级读取端输入的接口信号包括系统内部时钟信号、读接口时序，所属领域的技术人员应该理解，上一级和下一级可以互换，也可以为其他需要采用DDR接口数据传输的处理模块，并不以此限制本发明。
图2是本实施例提供的一种源同步DDR接口的采样装置的示意图，如图2所示，本发明的源同步DDR接口包括=IDELAY延时模块10、ISERDES串并转换模块20、并行处理模块30和时钟域切换模块40。IDELAY延时模块10用于对输入的时钟信号rx_clk进行延时，输出满足时序要求的时钟信号rx_clk_delay。IDELAY延时模块10根据所述时序要求进行具体参数的配置，可以配置多个延时的时钟信号，例如，移相90度或270度的时钟信号，以输出满足时序要求的时钟信号。参考时钟信号ref_clk为全局时钟信号，为整个系统的各个模块提供一个基准的时钟信号。其中，IDELAY延时模块10采用FPGA芯片内部的IDELAY模块实现，将上一级输入的时钟信号直接接到FPGA芯片内部的IDELAY模块对应的输入管脚，即FPGA的时钟管脚，并将IDELAY模块对应的输出管脚连接至ISERDES串并转换模块20。满足时序要求包括数据信号与随路的时钟信号之间的时序关系满足器件对数据信号的建立时间和保持时间的要求；以及，控制信号与随路的时钟信号之间的时序关系满足器件对控制信号的建立时间和保持时间的要求。在本实施例中，满足时序要求具体包括所述时钟信号的采样沿位于所述数据信号和控制信号的建立时间之后，并在所述数据信号和控制信号的保持时间之内。也就是说，在时钟信号的采样沿时刻，数据信号需要处于稳定的状态，此时满足时序要求。如图3的时序图所示，控制信号rXC[m:0]用以标识数据有效区间，tsu表示数据信号rXd[n:0]的建立时间，th表示数据信号rXd[n:0]的保持时间，外部输入的时钟信号rx_clk的采样沿(上升沿)和控制信号rXC[m:0]、数据信号rXd[n:0]基本对齐，这样，控制信号rXC[m:0]和数据信号rXd[n:0]在时钟信号rx_clk的上升沿时刻还处于不稳定的状态，即没有足够的建立时间使控制信号rxc[m:0]和数据信号rxd[n:0]稳定,不满足时序要求,经过IDELAY延时模块10延时后输出时钟信号rx_clk_delay,可以看出，该时钟信号rx_clk_delay位于控制信号rXC[m:0]和数据信号rxd[n:0]的中间位置，有充分的建立时间和保持时间，保证数据和控制信号的可靠采样。ISERDES串并转换模块20与IDELAY延时模块10相连接，用于根据IDELAY延时模块10输出的时钟信号rx_clk_delay,对上一级输入的双沿采样的数据信号rxd[n:0]或控制信号rXC[m:0]进行串并转换，输出单沿采样的数据信号rX_data[2n+l:0]或控制信号rx_Ctrl[2m+l:0]。其中，m和n是预设整数，与数据信号和控制信号的个数相关，例如，如果有8个数据信号，则n=7，rxd[7:0]表示对应的8个数据信号。ISERDES串并转换模块20的数量与所述控制信号和数据信号的数量之和相相等，有多少个控制和数据信号就需要多少个ISERDES串并转换模块20，用以对所述控制信号和数据信号分别进行串并转换。其中，ISERDES串并转换模块20采用FPGA芯片内部的ISERDES模块实现，对于每个控制和数据信号分别接一个ISERDES模块，每个ISERDES模块与IDELAY模块相连接，ISERDES模块的输入管脚连接IDELAY模块的输出管脚和上一级输入的数据信号和控制信号，ISERDES模块根据IDELAY模块输出的时钟信号，对输入的数据和控制信号进行串并转换，将双沿采样的数据和控制信号转换成单沿采样的数据和控制信号后输出。由于双沿采样的数据信号在时钟的上升沿和下降沿时刻均进行采样，而单沿采样的数据信号仅在时钟的上升沿或下降沿时刻进行采样(通常只在上升沿时刻进行采样)，这样在输出数据时需要更多位的数据线输出，例如，采用IOOM时钟信号的双沿采样的数据信号，在时钟的上升沿和下降沿时刻都采样数据，相当于单沿采样的200M时钟。因而，对于输入的n+1个数据信号rxd[n:0]经过串并转换后变成2(n+l)个数据信号rx_data[2n+l :0]。也就是说，如果ISERDES串并转换模块输入的数据信号为8比特数据，则经过ISERDES串并转换模块的串并转换后，输出16比特数据。具体地，ISERDES串并转换模块20在时钟信号rx_clk_delay的上升沿和下降沿都对数据信号rxd[n:0]和控制信号rXC[m:0]进行采样，直接输出两倍位宽的单沿采样的数据信号rx_data [2n+l: 0]和控制信号rX_Ctrl [2m+l: 0]，可以是上升沿采样也可以是下降沿采样的。并行处理模块30与IDELAY延时模块10和ISERDES串并转换模块20相连接，用于根据ISERDES串并转换模块20输出的控制信号rx_ctrl [2m+l:0]，识别所述数据信号中的有效数据wr_data[2n+l:0],并将所述有效数据wr_data[2n+l :0]的输出时序转换成写接口时序，包括缓存写使能信号wr_en和写入缓存数据信号wr_data[2n+l :0]。并行处理模块30根据所述控制信号rX_Ctrl [2m+l:0]的电平或电平组合关系，识别所述数据信号rx_data [2n+l: 0]的有效数据。控制信号是用来标识数据信号是否有效，或是否正确。例如，对于单边信号，通过高电平标识数据信号有效，低电平标识数据信号无效。对于多边信号，通过电平组合关系，表示哪一段数据是有效的，该段数据是正确的或错误的。并行处理模块30还可以用于调整数据的位序的功能，并将有效数据的输出时序关系转换成FIFO的写接口时序。时钟域切换模块40与IDELAY延时模块10和并行处理模块30相连接，用于根据所述写接口时序wr_en,接收所述有效数据wr_data[2n+l: 0],用以下一级读取所述有效数据。时钟域切换模块40是一个缓存，采用先进先出(FIFO)的方式进行存储和输出。当FIFO存储完一段有效数据时，触发读接口时序rd_en。时钟域切换模块40读接口采用逻辑内部主工作时钟信号main_clk,根据所述内部时钟信号main_clk,在接收到缓存模块有数据可以读取时，触发读接口时序rd_en使能，根据所述读接口时序读取在FIFO中存储的有效数据。也就是说，将上一级时钟域的数据同步到下一级时钟域中。例如，对于DDR接口的上一级的DSP模块是按照100M的时钟信号进行处理的，但DDR接口的下一级CPU可能按照200M的时钟信号进行处理，通过时钟域切换模块40即可实现传输的数据信号时钟域的切换。数据信号按照DSP模块的时钟信号往时钟域切换模块40存储，而CPU按照CPU的时钟信号从时钟域切换模块40中读取数据信号。本发明实施例中对每根数据信号和控制信号分别设置IDELAY延时模块10，可以对各个数据信号、控制信号延时的不同情况进行调整，灵活精确地保证该些数据信号和控制信号的延时一致，使得其采用建立时间和保持时间能够满足实际使用的器件的时序要求。 对于输入的数据信号rxd [n: 0]和控制信号rxc [m: 0]，如果由于单板走线不等长原因，导致时序不能满足要求，可以采用IDELAY延时模块10对数据信号和控制信号进行时序调整。如图4所示，对输入的每根数据信号和控制信号的后端也增加IDELAY延时模块10，对每根数据信号和控制信号进行时序调整，直到满足时序要求，输出满足时序要求的数据信号rx_data_delay [2n+l :0]和控制信号rx_ctrl_delay [2m+l: 0]。具体的时序要求如图3所示，即为时钟信号的采样沿位于所述数据信号和控制信号的建立时间之后，并在所述数据信号和控制信号的保持时间之内。此时，对输入的时钟信号rx_clk仅需要进行一个相位的延时调整，数据根据实际情况调整到满足时序要求即可。在本实施例中，每一个控制信号和数据信号对应采用一个IDELAY延时模块，可以灵活地调整数据信号或控制信号与时钟信号的时序关系。对于利用同一个FPGA芯片实现多个源同步DDR接口的采样装置的场景，例如，实现多个DSP模块与一个CPU中多个管脚之间的DDR接口的采样装置时，可以相应地增加FPGA所用的管脚数量，以形成多个源同步DDR接口的采样装置，进行数据传输和转发。如图5所示，上一级输入的接口信号包括k+l个输入的时钟信号rx0_clk rxk_elk,对应包括k+1组数据信号rxd0[n:0] rxdk[n:0]和k+1组控制信号rxcO [m: 0] rxck[m: 0]。下一级读取端输入的接口信号包括系统内部时钟信号main_clk, k+1个读接口时序rd_en0 rd_enk,读取k+1组数据信号rd_rxdataO [2n+l: 0] rd_rxdatak[2n+l:0]。该源同步DDR接口的采样装置对于每个输入的时钟信号及其对应的数据信号和控制信号设置的IDELAY延时模块10、ISERDES串并转换模块20、并行处理模块30和时钟域切换模块40与图4中所示的相同，具体的处理过程也与图4中的相同，于此不再赘述。图6是本发明实施例提供的源同步DDR接口的采样方法流程图，如图6所示，本发明的采样方法包括步骤S101、利用IDELAY延时模块对输入的时钟信号进行延时，输出满足时序要求的时钟信号。根据所述时序要求进行具体参数的配置，可以配置多个延时的时钟信号，例如，移相90度或270度的时钟信号，以输出满足时序要求的时钟信号。满足时序要求是指数据信号或控制信号和随路的时钟信号之间的时序关系满足器件对数据信号的建立时间和保持时间的要求。在本发明实施例中，满足时序要求具体包括所述时钟信号的采样沿位于所述数据信号和控制信号的建立时间之后，并在所述数据信号和控制信号的保持时间之内。也就是说，在时钟信号的采样沿时刻，数据信号需要处于稳定的状态，此时满足时序要求。步骤S102、利用ISERDES串并转换模块根据延时后的所述时钟信号，对输入的双沿采样的数据信号或控制信号进行串并转换，输出单沿采样的数据信号或控制信号。由于双沿采样的数据信号在时钟的上升沿和下降沿时刻均进行采样，而单沿采样的数据信号仅在时钟的上升沿或下降沿时刻进行采样，这样在输出数据时需要更多位的数据线输出，例如，采用IOOM时钟信号的双沿采样的数据信号，在时钟的上升沿和下降沿时刻都采样数据，相当于单沿采样的200M时钟。因而，需要对输入的双沿采样的数据信号或控制信号进行串并转换，输出单沿采样的数据信号或控制信号。优选地，步骤SlOl中也可以包括利用与所述数据信号或控制信号的数量相等数量的IDELAY延时模块对输入的双沿采样的数据信号或控制信号进行延时，输出满足时序要求的双沿采样的数据信号或控制信号。
步骤S102则利用ISERDES串并转换模块根据延时后的所述时钟信号，对延时后的所述数据信号或控制信号进行串并转换，输出单沿采样的数据信号或控制信号。步骤S103、根据所述单沿采样的控制信号，识别所述单沿采样的数据信号中的有效数据，并将所述有效数据的输出时序转换成写接口时序。根据所述控制信号的电平或电平组合关系，识别所述数据信号的有效数据。控制信号是用来标识数据信号是否有效，或是否正确。例如，对于单边信号，通过高电平标识数据信号有效，低电平标识数据信号无效。对于多边信号，通过电平组合关系，表示哪一段数据是有效的，该段数据是正确的或错误的。步骤S104、根据所述写接口时序，缓存所述有效数据，并根据接收的读接口时序输出所述有效数据。这个步骤是一个缓存，采用先进先出(FIFO)的方式进行存储和输出。当FIFO存储完一段有效数据时，触发下一级的读接口时序，下一级则根据内部时钟信号，在接收到写接口时序的触发时，使得读接口时序使能，根据所述读接口时序读取在FIFO中存储的有效数据。本发明提供的源同步DDR接口的采样装置及其采样方法，利用FPGA逻辑器件管脚上的硬件资源，对源同步DDR接口输入端数据和控制信号进行采样，无需使用FPGA器件上有限的锁相环模块，可以不受FPGA器件内部逻辑时钟资源数目的限制，而且还可以根据时钟线的布局时延的实际情况，对于单板走线不等长等原因导致的时序不能满足要求的情况，可以分别对每根数据和控制信号以及时钟信号进行时序调整，直到满足时序要求，灵活方便，提高源同步的准确度。图7是本发明实施例提供的源同步DDR接口的采样装置示意图，如图7所示，该采样装置包括网络接口 71、处理器72和存储器73。系统总线74用于连接网络接口 71、处理器72和存储器73。网络接口 71用于与时钟信号、控制信号和数据信号的输入端进行通信。存储器73可以是永久存储器，例如硬盘驱动器和闪存，存储器73中具有软件模块和设备驱动程序。软件模块能够执行本发明上述方法的各种功能模块；设备驱动程序可以是网络和接口驱动程序。在启动时，这些软件组件被加载到存储器73中，然后被处理器72访问并执行如下指令利用IDELAY延时模块对输入的时钟信号进行延时，输出满足时序要求的时钟信号;利用ISERDES串并转换模块根据延时后的所述时钟信号，对输入的双沿采样的数据信号或控制信号进行串并转换，输出单沿采样的数据信号或控制信号；根据所述单沿采样的控制信号，识别所述单沿采样的数据信号中的有效数据，并将所述有效数据的输出时序转换成写接口时序；根据所述写接口时序，缓存所述有效数据，并根据接收的读接口时序，输出所述有效数据。本实施例的采样装置利用FPGA内部的IDELAY，ISERDES资源，实现源同步DDR接口的数据和控制信号采样和串并转换，不占用额外的逻辑资源，不受FPGA器件内部逻辑时钟资源数目的限制，可以根据实际布局灵活地调整时钟信号的延时。进一步的，所述处理器访问存储器73的软件组件后，执行以下过程的指令利用与所述数据信号或控制信号的数量相等数量的IDELAY延时模块对所述数据信号或控制信号进行分别延时，输出满足时序要求的数据信号或控制信号；利用ISERDES串并转换模块根据延时后的所述时钟信号，对延时后的所述数据信号或控制信号进行串并转换，输出单沿采样的数据信号或控制信号。上述指令过程就是对每一个控制信号和数据信号对应采用一个IDELAY延时模块，可以灵活地调整数据信号或控制信号与时钟信号的时序关系。专业人员应该还可以进一步意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、计算机软件或者二者的结合来实现，为了清楚地说明硬件和软件的可互换性，在上述说明中已经按照功能一般性地描述了各示例的组成及步骤。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本发明的范围。结合本文中所公开的实施例描述的方法或算法的步骤可以用硬件、处理器执行的软件模块，或者二者的结合来实施。软件模块可以置于随机存储器(RAM)、内存、只读存储器(ROM)、电可编程ROM、电可擦除可编程ROM、寄存器、硬盘、可移动磁盘、CD-ROM、或技术领域内所公知的任意其它形式的存储介质中。以上所述的具体实施方式
，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施方式
而已，并不用于限定本发明的保护范围，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
权利要求
1.一种源同步双倍数据速率DDR接口的采样装置，其特征在于，所述装置包括=IDELAY延时模块、ISERDES串并转换模块、并行处理模块和时钟域切换模块； 所述IDELAY延时模块，用于对输入的时钟信号进行延时，输出满足时序要求的时钟信号给所述ISERDES串并转换模块； 所述ISERDES串并转换模块，用于根据所述IDELAY延时模块输出的时钟信号，对输入的数据信号或控制信号进行串并转换，输出单沿采样的数据信号或控制信号给所述并行处理模块； 所述并行处理模块，用于根据所述ISERDES串并转换模块输出的控制信号，识别所述数据信号中的有效数据，将所述有效数据的输出时序转换成所述时钟域切换模块的写接口时序，并将所述有效数据和写接口时序发送给所述时钟域切换模块； 所述时钟域切换模块，用于根据所述写接口时序，缓存所述有效数据，并根据接收的读接口时序输出所述有效数据。
2.根据权利要求1所述的源同步DDR接口的采样装置，其特征在于，所述采样装置还包括与所述数据信号或控制信号的数量相等数量的IDELAY延时模块，用于对所述数据信号或控制信号分别进行延时，输出满足时序要求的数据信号或控制信号给所述ISERDES串并转换模块。
3.根据权利要求1或2所述的源同步DDR接口的采样装置，其特征在于，所述满足时序要求包括 所述时钟信号的采样沿位于所述数据信号和控制信号的建立时间之后，并在所述数据信号和控制信号的保持时间之内。
4.根据权利要求1所述的源同步DDR接口的采样装置，其特征在于，所述并行处理模块根据所述控制信号的电平或电平组合关系，识别所述数据信号的有效数据。
5.根据权利要求1或4所述的源同步DDR接口的采样装置，其特征在于，所述ISERDES串并转换模块的数量与所述控制信号和数据信号的数量之和相等，用以对所述控制信号和数据信号分别进行串并转换。
6.根据权利要求1所述的源同步DDR接口的采样装置，其特征在于，所述IDELAY延时模块和ISERDES串并转换模块为现场可编程门阵列FPGA芯片内部的模块。
7.一种源同步DDR接口的采样方法，其特征在于，所述方法包括 利用IDELAY延时模块对输入的时钟信号进行延时，输出满足时序要求的时钟信号；利用ISERDES串并转换模块根据延时后的所述时钟信号，对输入的双沿采样的数据信号或控制信号进行串并转换，输出单沿采样的数据信号或控制信号； 根据所述单沿采样的控制信号，识别所述单沿采样的数据信号中的有效数据，并将所述有效数据的输出时序转换成写接口时序； 根据所述写接口时序，缓存所述有效数据，并根据接收的读接口时序，输出所述有效数据。
8.根据权利要求7所述的源同步DDR接口的采样方法，其特征在于，所述方法还包括 利用与所述数据信号或控制信号的数量相等数量的IDELAY延时模块对所述数据信号或控制信号进行分别延时，输出满足时序要求的数据信号或控制信号； 所述利用ISERDES串并转换模块根据延时后的所述时钟信号，对输入的双沿采样的数据信号或控制信号进行串并转换，输出单沿采样的数据信号或控制信号，具体为 利用ISERDES串并转换模块根据延时后的所述时钟信号，对延时后的所述数据信号或控制信号进行串并转换，输出单沿采样的数据信号或控制信号。
9.根据权利要求7或8所述的源同步DDR接口的采样方法，其特征在于，所述满足时序要求包括 所述时钟信号的采样沿位于所述数据信号和控制信号的建立时间之后，并在所述数据信号和控制信号的保持时间之内。
10.根据权利要求7或8所述的源同步DDR接口的采样方法，其特征在于，所述ISERDES串并转换模块的数量与所述控制信号和数据信号的数量之和相等，用以对所述控制信号和数据信号分别进行串并转换。
全文摘要
本发明涉及一种源同步双倍数据速率DDR接口的采样装置及其采样方法，所述装置包括延时模块，用于对输入的时钟信号进行延时，输出满足时序要求的时钟信号；串并转换模块，用于根据所述延时模块输出的时钟信号，对输入的数据信号或控制信号进行串并转换；并行处理模块，用于根据所述串并转换模块输出的控制信号，识别所述数据信号中的有效数据，并将所述有效数据的输出时序转换成时钟域切换模块的写接口时序；时钟域切换模块，用于根据所述写接口时序，缓存所述有效数据，并根据接收的读接口时序输出所述有效数据。本发明不采用锁相环模块，避免占用有限的逻辑资源，减少受FPGA器件内部逻辑时钟资源数的限制。
文档编号G06F13/36GK103064809SQ20121055875
公开日2013年4月24日 申请日期2012年12月20日 优先权日2012年12月20日
发明者叶树琼 申请人:华为技术有限公司