专利名称：新型plb总线的isa接口ip核的制作方法
技术领域：
本实用新型属于移动机器人领域，尤其是一种新型PLB总线的ISA接口 IP核。
背景技术：
在移动机器人领域，通常使用PC104控制电机或传感器。由于PC104自身的设计特点，其不能直接控制电机，因此，在PC104和电机之间的信息交互需要一个中间环节，这就是接口板。目前，通常使用微控制器(MCU)模块作为接口板，即PC104+微控制器+电机(或传感器)的控制方式，这种控制方式存在的问题是1、MCU的编程语言主要为C语言，以软逻辑实现，它通过顺序执行指令来实现特定功能，避免不了速度低的缺点；2、MCU在同一时间只能处理一条指令的特点也影响了它的应用，其只能用于一些算法的设计及简单的控制。综上所述，采用PC104+微控制器+电机(或传感器)的控制方式在复杂逻辑控制、并行高速、接口板可再用和可升级方面，实现起来都非常困难。·
发明内容本实用新型的目的在于克服现有技术的不足，提供一种设计合理、控制逻辑简单、速度快以及可维护性好的新型PLB总线的ISA接口 IP核。本实用新型解决其技术问题是采取以下技术方案实现的一种新型PLB总线的ISA接口 IP核，包括译码器、双口 RAM、寄存器阵列、读写状态机和用户逻辑模块；译码器通过控制线与用户逻辑模块相连接，译码器通过地址线与双口RAM和寄存器阵列相连接；读写状态机的输入端与ISA总线相连接，读写状态机输出端与双口 RAM相连接；寄存器阵列一端与ISA总线相连接，双口 RAM和寄存器阵列的另一端分别通过双向数据线同用户逻辑模块相连接，用户逻辑模块的另一端同PLB总线相连接，所述的ISA总线与上位机控制单元相连接，且PLB总线与CPU相连接，实现上位机控制单元和CPU之间的数据交互。而且，所述的译码器、双口 RAM、寄存器阵列、读写状态机、用户逻辑模块和逻辑判断模块嵌装在FPGA内。而且，在FPGA内还包括一个逻辑判断模块，该逻辑判断模块的输入端与ISA总线的系统字节高位使能信号SBHE相连接，逻辑判断模块的输出端与ISA总线的16位片选信号I0CS16相连接，用于ISA总线16位数据处理的切换控制。而且，所述的读写状态机与ISA总线相连接的信号为IO读写信号、DMA控制信号和时钟信号。而且，所述的双口 RAM存储如下寄存器数据8个电机数据、4个编码器控制参数、2个传感器控制参数、8个电机状态数据、4个编码器数据和2个传感器数据。而且，所述的寄存器阵列存储控制相关寄存器；所述的控制相关寄存器包括如下寄存器开始执行电机命令端口寄存器、完成电机控制标志寄存器、中断控制寄存器和外部传感器控制端口寄存器。[0011]而且，所述的中断控制寄存器支持上位机控制单元和PLB核之间的双向中断信号。而且，所述的用户逻辑模块包括两个逻辑转换接口，一个逻辑转换接口用于双口RAM与CPU之间的数据寄存器的转换及传输，另一个逻辑转换接口用于寄存器阵列与CPU之间的控制相关寄存器的转换和传输。而且，所述的上位机控制单元为PC104主板，CPU为基于MicroBlaze软核的CPU。而且，所述的双口 RAM为异步时钟存储。本实用新型的优点和积极效果是I、本ISA接口 IP核有效地将译码器、读写状态机、双口 RAM、寄存器阵列及用户逻辑模块等集成在一起，一方面通过ISA总线与上位机控制单元PC104相连接，另一方面通过·PLB总线与CPU相连接，可以方便地在各种工艺与结构之间转移，能够对功能加以裁剪以符合特定的应用，可配置IP参数包括译码器地址范围可变、中断控制器用途可变，寄存器数量可变，使能或禁止功能块可变等，实现了可再用、可重定目标以及可配置功能。2、本ISA接口 IP核嵌入在FPGA内并通过PLB总线与MicroBlaze软核或其它符合PLB规范的软核相连接，具有运行速度快、占用资源少、可配置性强等优点，能够自动响应软件和硬件中断，进行异常处理，通过外加控制逻辑，可以扩展外部中断；还可以协助上位机控制单元完成对计算机外设运行状态实时收集、存储器读写任务，减轻了上位机控制单元的运行负担和资源消耗，提高系统性能。3、本ISA接口 IP核所提供ISA接口并与上位机PC104主板相连接，其优势在于PC104具有小尺寸、高可靠性、模块可自由扩展、低功耗、堆栈式连接(PC104系统在形式上采用了多个功能模块板进行互相堆栈的形式，并且占用空间非常小，功耗也比传统PC低得多。堆栈的形式带来了系统升级的便利性和系统高度的可靠性。)、开发周期短等特点。4、ISA总线具有可靠性高、可供应性以及兼容性强等特点，同时由于ISA总线快于许多与之相连的外围设备等，因此，其电路结构简单、便于实现。
图I是本实用新型的电路框图及其应用连接示意图；图2是与本实用新型相连接的PC104采集传感器数据的处理流程图；图3是与本实用新型相连接的PC104控制电机的处理流程图；图4是与本实用新型相连接的CPU处理流程图。
具体实施方式
以下结合附图对本实用新型实施例做进一步详述一种新型PLB总线的ISA接口 IP核，如图I所示，包括译码器、双口 RAM、寄存器阵列、读写状态机、逻辑判断模块和用户逻辑模块；译码器通过控制线与用户逻辑模块相连接，译码器通过地址线同双口 RAM和寄存器阵列相连接；用户逻辑模块的一端同PLB总线相连接，用户逻辑模块的另一端通过双向数据线分别同双口 RAM和寄存器阵列相连接；读写状态机的输入端与ISA总线的IO读写信号(I0R、I0W信号)、DMA控制信号(AEN信号)、时钟信号(CLK信号)相连接，读写状态机输出的控制信号(WEA信号)与双口 RAM相连接；逻辑判断模块的输入端与ISA总线的系统字节高位使能信号SBHE相连接，逻辑判断模块的输出端与ISA总线的16位片选信号I0CS16相连接，即当ISA总线给逻辑判断模块一个系统字节高位使能信号SBHE时，逻辑判断模块给ISA总线输出一个16位片选信号I0CS16，用于ISA总线16位数据处理的切换控制；寄存器阵列一端与ISA总线相连接，另一端通过双向数据线同用户逻辑模块相连接。ISA接口 IP核嵌入在FPGA内，ISA接口 IP核的一侧提供ISA接口与上位机控制单元(PC104)相连接，另一侧通过PLB总线与FPGA内的CPU相连接，从而实现上位机控制单元(PC104)与CPU之间的数据交互功能。下面对各个模块分别进行说明。双口 RAM和寄存器阵列一起构成了本ISA接口 IP核所包括的寄存器，如下表所示
偏移地址__大小__rtW_
0x0 ~ 0x7F128-byte 8 个电机数据
__32-word__
0x80 ~ 0x8F16-byte 4个编码器控制参数
__4-word__
0x90~0x97 8-byte 传感器参数 __2-word__0x98 ~ 0xE7 80-byte 8 个电机状态数据 __20-word__
0xE8 0xF716-byte 4个编码器数据
__4-word__
0xF8 OxFF8-byte 2个传感器数据
__2-word__
0x100 : 0x107 8-byte 4个控制相关寄存器 ___对应IO映身寸0x0 ~ 0x7_第I至6项作为数据寄存器存储在双口 RAM中，该双口 RAM可存储256字节数据且为异步时钟存储；这些数据寄存器包括8个电机数据、4个编码器控制参数、2个传感器控制参数、8个电机状态数据、4个编码器数据、2个传感器数据。第7项为4个控制相关寄存器并存储在寄存器阵列中。控制相关寄存器可以根据用户的需要自行定义，在本实施例中，定义了如下四个控制寄存器1、开始执行电机命令端口寄存器(只写):由PC104写入，当PC104写入此命令后，将向CPU发出一个中断信号；2、完成电机控制标志寄存器(只读):由CPU写入，当完成电机控制后，CPU写入此寄存器；3、中断控制寄存器(读写):当PC104收到IRQ之后读取中断控制寄存器，根据不同的标志位进行处理，CPU产生中断之后读取中断控制寄存器，处理电机和传感器；4、外部传感器控制端口寄存器。在寄存器阵列中，中断控制寄存器及其用途和数量可由用户自定义，在本实施例中，中断控制寄存器用于传递上位机控制单元PC104和CPU之间的双向中断信号，中断控制寄存器的一端来自ISA总线的中断请求控制线IRQ，另外一端通过双向数据线同用户逻辑模块相连接并通过用户逻辑模块连接到CPU上。例如，当PC104向CPU发起写入采样间隔的中断请求时，PC104将中断控制器控制字置为1，当CPU接到PC104中断请求后执行命令，将返回的数据拷贝到双口 RAM中，同时写入中断控制寄存器完成信号，随即CPU也向PC104发起完成数据采集的中断请求，并将中断控制器控制字置为1，PC104接到中断请求后，读取IO地址获得采样数据，并清除中断控制寄存器的中断状态。译码器的译码范围为大于等于600H并且小于710H。译码器通过控制线与用户逻辑模块相连接，用于按照地址范围控制用户逻辑模块的输出输出走向，译码器通过地址线同双口 RAM和寄存器阵列相连接，用于实现双口 RAM和寄存器阵列的切换控制功能。该译码器访问双口 RAM或寄存器阵列的操作方式为当SA>=700H时，ISA_INF_CTRL线有效，此时，用户逻辑模块将ISA总线所写入的数据输出给寄存器阵列，读取的数据从寄存器阵列中取出放置到ISA总线上；当SA>=600H且<=6FFH时，ISA_INF_CTRL线无效，此时，用户逻辑模块将ISA总线所写入的数据输出给双口 RAM，读取的数据从双口 RAM中取出放置到ISA总线上。用户逻辑模块内部设置两个逻辑转换接口，一个逻辑转换接口用于双口 RAM与(PU之间的数据寄存器的转换及传输，另一个逻辑转换接口用于寄存器阵列与CPU之间的控制相关寄存器的转换和传输。本实用新型可以与PC104上位机控制单元、基于MicroBlaze软核的CPU连接在一起通过协调控制实现对移动机器人的传感器信号采集和电机控制功能，如图I所示。各个部分的相关处理流程如下如图2所示，PC104采集传感器数据的处理流程为PC104向IO地址写入开始采样的命令，并通过寄存器阵列的中断控制寄存器向CPU发起中断，将控制字置为I，CPU接收中断信号，执行PC104命令；当采样完成后，向寄存器阵列中的中断控制寄存器写入采样完成状态数据，并向PC104发送中断信号，PC104接收到信号，从双口 RAM中读取采样数据。如图3所示，PC104控制电机的处理流程为PC104向IO地址写入控制电机的命令和数据，并通过寄存器阵列的中断控制寄存器向CPU发起中断，将控制字置为1，CPU接收中断信号，执行PC104命令，当采样完成后，向双口 RAM写入完成电机控制的状态数据，并通过寄存器阵列的中断控制寄存器向PC104发起中断，将控制字置为1，PC104接收到信号，从双口中读取完成电机控制的数据。如图4所示，CPU的处理流程为CPU等待PC104发出启动设备运行的中断信号，当收到中断信号后，从寄存器阵列的外部传感器控制接口寄存器读取启动设备信息，判断是陀螺仪开始采样、加速度计开始采样、编码器开始采样，执行相应设备开始采样命令，将采样后的数据写入双口 RAM中，并向寄存器阵列的控制寄存器写入采样完成信号。需要强调的是，本实用新型所述的实施例是说明性的，而不是限定性的，因此本实用新型并不限于具体实施方式
中所述的实施例，凡是由本领域技术人员根据本实用新型的技术方案得出的其他实施方式，同样属于本实用新型保护的范围。
权利要求1.一种新型PLB总线的ISA接口 IP核，其特征在于包括译码器、双口 RAM、寄存器阵列、读写状态机和用户逻辑模块；译码器通过控制线与用户逻辑模块相连接，译码器通过地址线与双口 RAM和寄存器阵列相连接；读写状态机的输入端与ISA总线相连接，读写状态机输出端与双口 RAM相连接；寄存器阵列一端与ISA总线相连接，双口 RAM和寄存器阵列的另一端分别通过双向数据线同用户逻辑模块相连接，用户逻辑模块的另一端同PLB总线相连接，所述的ISA总线与上位机控制单元相连接，且PLB总线与CPU相连接，实现上位机控制单元和CPU之间的数据交互功能。
2.根据权利要求I所述的新型PLB总线的ISA接口IP核，其特征在于所述的译码器、双口 RAM、寄存器阵列、读写状态机、用户逻辑模块和逻辑判断模块嵌装在FPGA内。
3.根据权利要求2所述的新型PLB总线的ISA接口IP核，其特征在于在FPGA内还包括一个逻辑判断模块，该逻辑判断模块的输入端与ISA总线的系统字节高位使能信号SBHE相连接，逻辑判断模块的输出端与ISA总线的16位片选信号I0CS16相连接，用于ISA总线16位数据处理的切换控制。
4.根据权利要求I至3任一项所述的新型PLB总线的ISA接口IP核，其特征在于所述的读写状态机与ISA总线相连接的信号为IO读写信号、DMA控制信号和时钟信号。
5.根据权利要求I至3任一项所述的新型PLB总线的ISA接口IP核，其特征在于所述的双口 RAM存储如下寄存器数据8个电机数据、4个编码器控制参数、2个传感器控制参数、8个电机状态数据、4个编码器数据和2个传感器数据。
6.根据权利要求I至3任一项所述的新型PLB总线的ISA接口IP核，其特征在于所述的寄存器阵列存储控制相关寄存器；所述的控制相关寄存器包括如下寄存器开始执行电机命令端口寄存器、完成电机控制标志寄存器、中断控制寄存器和外部传感器控制端口寄存器。
7.根据权利要求6所述的新型PLB总线的ISA接口IP核，其特征在于所述的中断控制寄存器支持上位机控制单元和PLB核之间的双向中断信号。
8.根据权利要求I至3任一项所述的新型PLB总线的ISA接口IP核，其特征在于所述的用户逻辑模块包括两个逻辑转换接口，一个逻辑转换接口用于双口 RAM与CPU之间的数据寄存器的转换及传输，另一个逻辑转换接口用于寄存器阵列与CPU之间的控制相关寄存器的转换和传输。
9.根据权利要求I至3任一项所述的新型PLB总线的ISA接口IP核，其特征在于所述的上位机控制单元为PC104主板，CPU为基于MicroBlaze软核的CPU。
10.根据权利要求I至3任一项所述的新型PLB总线的ISA接口IP核，其特征在于所述的双口 RAM为异步时钟存储。
专利摘要本实用新型涉及一种新型PLB总线的ISA接口IP核，其技术特点是包括译码器、双口RAM、寄存器阵列、读写状态机和用户逻辑模块；译码器通过控制线与用户逻辑模块相连接，译码器通过地址线与双口RAM和寄存器阵列相连接；读写状态机的输入端与ISA总线相连接，读写状态机输出端与双口RAM相连接；寄存器阵列一端与ISA总线相连接，双口RAM和寄存器阵列的另一端分别通过双向数据线同用户逻辑模块相连接，用户逻辑模块的另一端同PLB总线相连接，所述的ISA总线与上位机控制单元相连接，PLB总线与CPU相连接。本实用新型通过ISA总线与上位机相连接并通过PLB总线与CPU相连接实现数据交互功能，具有控制逻辑简单、可靠性高、速度快、兼容性强以及易于扩展等特点。
文档编号G06F13/40GK202735722SQ201220394950
公开日2013年2月13日 申请日期2012年8月10日 优先权日2012年8月10日
发明者赵哲 申请人:无锡普智联科高新技术有限公司