用于dqs选通的系统和方法

用于dqs选通的系统和方法
【专利摘要】提供了用于对存储器设备的读取操作进行定时的系统和方法。一种利用存储器设备进行定时读取操作的系统包括选通电路，该选通电路被配置为从存储器设备接收定时信号。选通电路进一步被配置为在选通窗口期间使定时信号通过以作为经滤波的定时信号。选通窗口由选通电路基于控制信号生成。该系统进一步包括定时控制电路，该定时控制电路被配置为在从存储器控制器接收到读取请求之后生成控制信号。定时控制电路进一步被配置为调节控制信号以考虑来自存储器设备的定时信号的时间变化。
【专利说明】用于DQS选通的系统和方法
[0001]相关申请的交叉引用
[0002]本申请要求于2011年6月14日提交的第61/496965号名称为“Gateon OpenDetect and Track的美国临时专利申请以及于2011年9月28日提交的第61/540142号名称为“Gateon Window Close Detect and Track”的美国临时专利申请优先权,上述二者全文并入于此。
【技术领域】
[0003]这里所描述的技术总体上涉及一种存储器控制器，并且尤其涉及一种被配置为选通(gate)定时信号以利用存储器设备执行读取操作的自调节系统。
【背景技术】
[0004]同步动态随机访问存储器(SDRAM)是一种在计算设备中使用的随机访问存储器(RAM)。SDRAM包括单倍数据速率(SDR) SDRAM和双倍数据速率(DDR) SDRAM。SDR SDRAM与定时信号的上升沿同步地在定时信号的每个周期期间传输数据。与之相比，DDR SDRAM通过在定时信号的上升和下降沿都传输数据而实现了近乎两倍于SDR SDRAM的带宽。
[0005]为了从SDRAM存储器模块向存储器控制器传输数据，存储器控制器可以通过向存储器模块发出读取请求来发起读取操作。在过去一段时间之后，存储器模块可以通过连同定时信号一起向存储器控制器传送例如是DQ数据信号和DQS数据选通信号(DQS strobesignal)的数据信号来作出响应。在一些系统中，在被在存储器控制器处接收之前，定时信号要经历滤波操作以消除定时信号中的数据噪声和/或所不期望出现的区域。响应于接收到定时信号，存储器控制器可以读取该数据并且通过在定时信号的上升沿和/或下降沿记录数据而对数据进行存储。
[0006]由于时钟抖动和/或系统中可能出现的温度或电压改变，来自存储器模块的响应可能需要可变的时间量。如果要在存储器控制器接收定时信号之前对其执行滤波操作，则存储器模块的响应的可变属性可能存在问题。例如，被配置为在读取请求之后静态的预定时间间隙进行操作的滤波单元可能无法对定时信号的可变属性进行补偿，从而导致不正确的滤波操作。不正确的滤波操作会导致错误的数据读取操作，这会引起各种问题，包括系统性能下降和/或存储器控制器中的数据损坏。
[0007]以上描述作为该领域中相关技术的一般概述所给出而并不应当被理解为认可其中所包含的任何信息相对本专利申请构成现有技术。

【发明内容】

[0008]本发明针对一种用于对存储器设备的读取操作进行定时的系统和方法。在一个实施例中，一种用于对存储器设备的读取操作进行定时的系统包括选通电路(gatingcircuit)，该选通电路被配置为从存储器设备接收定时信号。选通电路进一步被配置为在选通窗口(gating window)期间使定时信号通过以作为经滤波的定时信号。选通窗口由选通电路基于控制信号生成。该系统进一步包括定时控制电路，该定时控制电路被配置为在从存储器控制器接收到读取请求之后生成控制信号。定时控制电路进一步被配置为调节控制信号以考虑来自存储器设备的定时信号的时间变化。在一个实施例中，定时信号中的时间变化是基于时钟抖动或者系统中的温度或电压改变。在另一个实施例中，定时信号是DQS选通信号，并且选通窗口被配置为在经滤波的定时信号中消除DQS选通信号中的三态区域。控制信号是分别被配置为使选通窗口开启或关闭的开启信号或关闭信号。
[0009]在一个实施例中，该系统进一步包括反馈电路。反馈电路包括定时控制电路和相位检测器电路，相位检测器被配置为接收经滤波的定时信号和控制信号作为输入并且向定时控制电路发送相位检测输出值。在一个实施例中，相位检测器电路包括D型触发器。在另一个实施例中，反馈电路是闭环、自调节系统，其通过追踪定时信号的上升沿或下降沿的定时来自动调节控制信号的定时。控制信号的定时被调节为在时间上将控制信号与定时信号的上升沿或下降沿对齐。
[0010]在一个实施例中，定时控制电路包括被配置为在接收到读取请求之后生成控制信号的信号生成器，以及被配置为基于由计数器保持的延迟值来对控制信号的定时进行控制的延迟模块。计数器被配置为基于从相位检测器电路所接收的相位检测输出值来增大或减小延迟值。在一个实施例中，信号生成器是脉冲生成器，并且控制信号是脉冲信号。
[0011 ] 在另一个实施例中，选通电路包括D型触发器，该D型触发器被配置为接收控制信号并且基于控制信号的定时输出选通窗口。选通电路进一步包括“与(AND)”门，其被配置为接收选通窗口和定时信号作为输入并且输出经滤波的定时信号。
[0012]本公开还针对一种用于对存储器设备的读取操作进行定时的方法。该方法包括在选通电路处从存储器设备接收定时信号。该方法进一步包括在从存储器控制器接收到读取请求之后在定时控制电路处生成控制信号。定时控制电路被配置为调节控制信号以考虑定时信号的时间变化。该方法还包括在选通窗口期间使定时信号通过以作为经滤波的定时信号。选通窗口由选通电路基于控制信号生成。
【专利附图】

【附图说明】
[0013]图1是图示在存储器控制器和SDRAM存储器模块之间执行的读取操作的框图。
[0014]图2描绘了在存储器控制器和SDRAM存储器模块之间执行读取操作时所使用的信号。
[0015]图3是描绘用于对存储器控制器和存储器模块之间的读取操作进行定时的自调节、闭环反馈系统的框图。
[0016]图4描绘了自调节、闭环反馈系统在对存储器控制器和存储器模块之间的读取操作进行定时时所使用的信号示例。
[0017]图5是图示被配置为追踪定时信号中的第一个上升沿以开启选通窗口的电路的电路图。
[0018]图6描绘了被配置为追踪定时信号的第一上升沿的电路的示例的第一和第二迭代中所使用的信号。
[0019]图7是图示被配置为追踪定时信号中的最后的下降沿以关闭选通窗口的电路的电路图。[0020]图8描绘了被配置为追踪定时信号中的最后的下降沿以关闭选通窗口的电路中所使用的信号。
[0021]图9描绘了使用具有一个完整时钟周期的宽度的控制信号脉冲的电路的信号时序图。
[0022]图1OA和IOB描绘了图示早和晚的控制信号所导致的问题的信号时序图。
[0023]图11描绘了图示用于对存储器设备的读取操作进行定时的方法的流程图。
【具体实施方式】
[0024]图1是图示在存储器控制器102和SDRAM存储器模块106之间执行的读取操作的框图。该读取操作可以由存储器控制器102向存储器模块106发送请求从存储器中的特定地址读取数据的读取请求104来发起。存储器控制器102例如可以包括微控制器或片上系统(SOC)。存储器模块106可以通过输出数据信号总线108和定时信号110来对读取请求104进行响应。数据信号总线108和定时信号110例如可以分别包括DQ信号和DQS数据选通信号。定时信号110被用来向存储器控制器102通知数据信号108准备被接收并且向存储器控制器102通知数据信号108的特定定时。
[0025]图2描绘了在存储器控制器和SDRAM存储器模块之间执行读取操作时所使用的信号。如图2所示，定时信号202可以包含四个不同区域:三态区域204、前同步码区域(preamble region) 206、数据传输区域208和后同步码区域(postamble region) 210。在存储器模块接收到读取请求212之前，定时信号202处于由三态区域204所表示的高阻抗状态。当在三态区域204中进行操作时，定时信号202为逻辑高电平或者逻辑低电平的不确定值。在接收到读取请求212之后，定时信号202变换至逻辑低电平的前同步码区域206，该前同步码区域206大约处于数据传输区域208之前的一个时钟周期。为了在存储器模块106和存储器控制器102之间传输数据信号216内的数据214的分组，定时信号202进入数据传输区域208。当在该区域中进行操作时，定时信号202在逻辑高电平和逻辑低电平值之间切换。存储器控制器102使用切换的定时信号202作为基准信号并且可以在定时信号202的上升沿和/或下降沿在数据信号216中进行读取。在数据传输区域208之后和重新进入随后的三态区域之前，定时信号202进入逻辑低电平的后同步码区域210。从后同步码区域210到三态区域的变换可以在数据传输区域208内的有效数据的最后边沿之后的半个时钟周期进行。
[0026]再次参考图1，滤波电路112可以被用来实现更为可靠的读取操作。不同于将定时信号110从存储器模块106直接传送至存储器控制器102，定时信号110可以另外地通过滤波电路112以消除信号噪声和/或去除定时信号110中会导致错误数据读取操作的部分。因此，在接收到读取请求104之后，滤波电路112可以生成选通窗口以用作定时信号110的滤波器。被允许通过滤波电路112开启的选通窗口的经滤波的定时信号114可以由存储器控制器112接收。
[0027]如图2所示，选通窗口 218可以在定时信号202的前同步码区域206的期间被开启并且在数据传输区域208最后的下降沿之后被关闭。选通窗口 218可以被用来从定时信号202滤波噪声和/或确保定时信号202的三态区域204不被存储器控制器所读取。因此，如图2所示的经滤波的定时信号220可以仅包含定时信号202的数据传输区域并且可以另外保持在逻辑低电平，去除了存在于数据传输之前和之后的三态区域。在经滤波的定时信号220中消除三态区域可以防止允许三态区域204被存储器控制器读取的情况下出现的毛刺(例如，将三态区域204解释为错误的定时信号边沿)。
[0028]图3是描绘用于对存储器控制器和存储器模块之间的读取操作进行定时的自调节、闭环反馈系统的框图。如以上参考图1所提到的，读取操作通常包括从存储器控制器向存储器模块传输读取请求302，并且存储器模块的响应包括数据信号和定时信号304 (例如，DQ信号和DQS数据选通信号)。还如以上参考图1所提到的，可能期望在允许定时信号304进入存储器控制器之前滤除其特定区域。为了执行该滤波，使用选通电路306。选通电路306被配置为从存储器模块接收定时信号304并且在选通窗口期间使定时信号304通过以作为经滤波的定时信号308。经滤波的定时信号308可以由存储器控制器(未示出)接收。
[0029]图4描绘了自调节、闭环反馈系统在对存储器控制器和存储器模块之间的读取操作进行定时时所使用的信号示例。从存储器模块发送的定时信号402包含以上参考图2的定时信号202所提到的四个区域(三态、前同步码、数据传输、后同步码)。除了三态区域已经被去除之外，被允许通过图3的选通电路306的经滤波的定时信号404可以类似于原始定时信号402。选通电路306的滤波操作由选通窗口 406来执行，其允许定时信号402仅在选通窗口 406处于高的开启状态时通过选通电路306以作为经滤波的定时信号404。为了确保在经滤波的定时信号404中去除三态区域，如图4所示，选通窗口 406可以在定时信号402的前同步码区域期间开启并且在定时信号402最后的下降沿之后关闭。
[0030]时钟抖动以及系统内的温度和电压改变会导致定时信号402的时间变化。因此，使用静态定时方法开启和关闭选通窗口 406会导致对定时信号402不正确的滤波。例如，被配置为在读取请求之后的预定时间点开启和关闭的选通窗口会导致包含部分三态区域的经滤波的定时信号404或者导致经滤波的定时信号404中有效上升沿和下降沿的限幅(clipping)。
[0031]为了适应时钟抖动以及系统中的温度和电压改变，可以使用闭环、自调节反馈系统来追踪定时信号304中的时间变化。如图3所示，反馈系统由定时控制电路310和相位检测器电路312所组成。定时控制电路310被配置为在从存储器控制器接收到读取请求302之后生成控制信号314。该控制信号314被发送自选通电路306，其在那里被用来开启和关闭选通电路306的选通窗口 406。基于从反馈系统接收的有关定时信号304的时间变化的信息，定时控制电路310可以延迟控制信号314的传播以考虑这些时间变化。如图4中所示，控制信号408可以包括一个或多个相位，它们被用来指示选通窗口 406开启或关闭。
[0032]为了实现图3的反馈系统，定时控制电路310将控制信号314传送至相位检测器电路312。相位检测器电路312被配置为接收控制信号314和经滤波的定时信号308作为输入并且参考经滤波的定时信号308基于控制信号314的定时来生成相位检测输出值316。相位检测输出值316因此参考经滤波的定时信号308来指示控制信号314是过早还是过晚。相位检测输出值316由定时控制电路310接收并且可以被用来对作为随后的读取请求的结果而发出的控制信号的定时。
[0033]例如，在接收到第一读取请求时，定时控制电路310生成第一控制信号，其被发送至选通电路306和相位检测器电路312。选通电路306使用该第一控制信号生成选通窗口406并且允许定时信号402通过开启的选通窗口 406以作为经滤波的定时信号404。接收该第一控制信号和经滤波的定时信号308的相位检测器电路312例如可以参考经滤波的定时信号308而确定该第一控制信号过早。相位检测输出值316被发送至定时控制电路310并且指示定时控制电路310延迟生成的下一个控制信号的传播。在接收到第二读取请求时，定时控制电路310将如相位检测输出值316所指示的那样延迟第二控制信号的传播，如果延迟值导致第二控制信号过晚，则相位检测输出值316将指示定时控制电路310在下一迭代中使用较小的延迟值。该较小的延迟值会导致随后的控制信号过早，这会使定时控制电路310再次延迟生成的下一个控制信号的传播。反馈回路因此包括自动调节控制信号314的定时以考虑定时信号304的时间变化的自调节系统。
[0034]图5是图示被配置为追踪定时信号中第一个上升沿以开启选通窗口的电路的电路图。特别地，图5中的电路被配置为在定时信号504的前同步码区域的中间附近开启选通窗口 502以便滤除定时信号504的三态区域。如以上所描述的，存储器控制器通过向存储器模块发送读取请求506而发起读取操作。如图5中所图示的，读取请求506还被送至定时控制电路508，并且特别是被送至定时控制电路的脉冲生成器510。脉冲生成器510被配置为响应于接收到读取请求506而生成脉冲信号511并且将脉冲信号511发送至延迟模块512。延迟模块512接收脉冲信号511，并且在过去一定时间量之后，输出包含经延迟的脉冲信号511的控制信号514。用于延迟的时间量由计数器516保持的延迟值来确定。控制信号514被传送至选通电路518和相位检测器电路520。在图5的示例中，在选通电路518处被接收之前，控制信号514通过“非(NOT) ”门522。
[0035]选通电路518被配置为响应于接收到控制信号514而开启选通窗口 502并且最终使用选通窗口 502作为滤波器而输出经滤波的定时信号524。选通电路518可以在第一 D型触发器526的“设置(set)”管脚上接收控制信号514。在设置管脚上接收控制信号514使第一触发器526的选通窗口输出502从逻辑低电平切换至逻辑高电平。使用控制信号514开启和关闭选通窗口 502能够在图4的选通窗口 406中看到。
[0036]图6描绘了被配置为追踪定时信号的第一上升沿的电路的示例的第一和第二迭代中所使用的信号。例如，如所图示的，在图6的第一迭代601中，选通窗口 602的上升沿的定时针对控制信号606的上升沿的定时进行键控。另外，如可能所期望的那样，对控制信号606的上升沿的定时进行控制允许选通窗口 602在定时信号610的前同步码区域603的中间附近切换至逻辑高电平。
[0037]参考图5，选通窗口 502被传送至选通电路518的“与”门528，在那里在选通窗口502和定时信号504之间执行“与”运算。“与”门528的输出包括经滤波的定时信号524，其可以被传送至存储器控制器(未示出)。如图2和4所示，经滤波的定时信号524可以包括去除了三态区域的定时信号504。
[0038]如以上所提到的，定时控制电路508还将控制信号514传送至可以包括第二 D型触发器530的相位检测器电路520。相位检测器电路520被配置为接收控制信号514和经滤波的定时信号524作为输入并且输出相位检测输出值532。相位检测输出值532指示控制信号524的下降沿关于经滤波的定时信号524的第一上升沿是早还是晚。如图6所示，控制信号606中早的下降沿会导致低的相位检测输出值，并且控制信号608晚的下降沿会导致高的相位检测输出值616。[0039]相位检测输出值532被发送至定时控制电路508的计数器516以创建包括定时控制电路508和相位检测器电路520的闭环反馈电路。基于相位检测输出值532高还是低，由计数器516保持的延迟值得以被增大或减小。在图5和6的示例中，低的相位检测输出值532使得由计数器516保持的延迟值增大，而高的相位检测输出值532则使得由计数器516保持的延迟值减小。
[0040]通过该反馈机制，定时控制电路508被配置为使控制信号514的延迟传播有所延迟以便对定时信号504的第一上升沿进行追踪。为了对此进行图示，图6描绘了图5的电路的操作中的第一和第二迭代601、620。在第一迭代中，第一控制信号606的下降要关于定时信号610的第一上升沿为早，这使得相位检测输出614低并且增大计数器的延迟值。在第二迭代620中，经增大的延迟值使得控制信号608为晚，这导致了高定向为检测输出值616并且减小延迟值。当闭环反馈电路已经使得控制信号的下降沿的定时充分接近于定时信号的第一上升沿时，相位检测输出值可以随每个读取请求而在高和低值之间进行振荡。当以这种锁定的振荡方式进行操作时，控制信号的上升沿保持在定时信号的前同步码区域的中心附近，因此有助于确保选通窗口在理想的时间点附近开启。由于该电路是自调节系统，所以该电路对定时信号504中由于时钟抖动和/或温度或电压改变的时间变化自动进行补偿。另外，该自调节系统并不需要使用高速时钟来控制选通窗口，这消除了在使用多个时钟域的情况下可能出现的同步问题。
[0041]图7是图示被配置为追踪定时信号中的最后的下降沿以关闭选通窗口的电路的电路图。特别地，图7的电路被配置为在定时信号704最后的下降沿之后关闭选通窗口 702以便滤除定时信号704中随后的三态区域。图7的电路以与图5的电路相类似的方式进行操作，其中两个电路都被配置为对定时信号的边沿进行追踪并且两个电路为此都采用了闭环反馈系统。
[0042]在图7中，用来发起读取操作的读取请求706被送至定时控制电路710的脉冲生成器708。脉冲生成器708被配置为响应于接收到读取请求706而生成脉冲信号712并且将脉冲信号712传送至第一延迟模块714。第一延迟模块714接收脉冲信号712，并且在过去一定时间量之后，输出包括经延迟脉冲信号712的控制信号716。用于延迟的时间量由计时器718保持的延迟值来确定。控制信号716被传送至选通电路720和相位检测器电路722。在图7的示例中，在选通电路720处被接收之前，控制信号716通过“非”门724。
[0043]图7的选通电路720被配置为关闭之前已经开启的选通窗口 702。例如，图5的电路可以被用来开启选通窗口 702，而图7的电路则可以被用来在读取操作结束时关闭选通窗口 702。在图7中，选通电路720可以在第一 D型触发器726的输入管脚上接收控制信号716。第一 D型触发器726还可以在时钟管脚上接收经滤波的定时信号728。
[0044]图8描绘了被配置为追踪定时信号中的最后的下降沿以关闭选通窗口的电路中所使用的信号。如图8所示，当控制信号802与定时信号804最后的下降沿803同时出现，选通窗口 806可以从逻辑高电平切换至逻辑低电平。因此，选通窗口 806的下降沿的定时针对定时信号804最后的下降沿803进行键控，这使得选通窗口 806能够滤除定时信号804中随后的三态区域807。
[0045]参考图7，选通窗口 702被传送至选通电路720的“与”门730，在那里在选通窗口702和定时信号704之间执行“与”运算。“与”门730的输出包括经滤波的定时信号728，其可以被传送至存储器控制器(未示出)。
[0046]控制信号716还从定时控制电路710传送至相位检测器电路722，其可以包括第二延迟模块732和第二 D型触发器734。第二触发器734被配置为从第二延迟模块732接收经滤波的定时信号728和时移的控制信号736作为输入。如图8所示，第二延迟模块732可以被用来创建时移的控制信号808以使得该时移的控制信号808的上升沿在时间上与定时信号804最后的下降沿803对齐。由第二延迟模块732执行的时间移位(timeshift) 810允许第二触发器734执行相位检测操作，由此第二触发器734的相位检测输出值738指示了时移的控制信号736的上升沿关于定时信号704最后的下降沿是早还是晚。在图7和8的示例中，控制信号脉冲802为半个时钟周期宽并且时间移位810为四分之一时钟周期宽。相位检测输出值738可以在时移的控制信号736晚时为低并且在时移的控制信号736早时为闻。
[0047]相位检测输出值738被发送至定时控制信号710的计数器718以创建闭环反馈电路。如图5，由计数器718保持的延迟值将基于相位检测输出值低还是高而被增大或减小。通过该反馈机制，定时控制电路710被配置为延迟控制信号716的传播以便对定时信号704最后的下降沿进行追踪。当该闭环反馈电路已经使得时移的控制信号736的定时实质上接近于经滤波的定时信号728最后的下降沿时，脉冲检测输出值738可以随每个读取请求而在高和低值之间进行振荡。当以这种锁定的振荡方式进行操作时，定时信号804最后的下降沿803可以出现在控制信号脉冲802的中间附近，因此有助于确保选通窗口 806关闭。
[0048]图9描绘了使用具有一个完整时钟周期的宽度的控制信号脉冲的电路的信号时序图。如以上参考图8所描述的，关闭选通窗口 902可以要求定时信号904最后的下降沿904与控制信号脉冲906同时出现。在图8中，控制信号脉冲802具有半个时钟周期的宽度，并且时移的控制信号808被移位四分之一时间周期以使得能够对定时信号804最后的下降沿803进行追踪。在图9中，通过对比，更宽的控制信号脉冲906具有一个完整时间周期的宽度，并且时移的控制信号908是时移的一半时钟周期910。在高抖动环境中可以使用更宽的控制信号脉冲906以帮助确保控制信号脉冲906在定时信号904最后的下降沿期间出现。然而，允许控制信号脉冲906过宽会导致选通窗口 902在控制信号脉冲906被允许与定时信号904中并非最后下降沿的下降沿同时出现的情况下被提早关闭。
[0049]图1OA和IOB描绘了图示早和晚的控制信号所导致的问题的信号时序图。图1OA的信号时序图涉及使用开启控制信号来开启选通窗口。如以上参考图5和6所描述的，用来开启选通窗口的控制信号的上升沿应当理想地出现在定时信号的前同步码区域的中心附近。如图1OA所示，导致选通窗口 1004在三态区域期间开启的早的开启控制信号1002会允许定时信号1006的三态区域进入存储器控制器。这会导致在存储器控制器中触发错误时间信号边沿的毛刺。可替换地，导致选通窗口 1010在定时信号1012的第一上升沿之后开启的晚的开启控制信号会对进入存储器控制器的定时信号1012进行限幅，这使得存储器控制器无法正确读取到来的数据信号。
[0050]图1OB的信号时序图涉及使用关闭控制信号来关闭选通窗口。如以上参考图7和8所描述的，用来关闭选通窗口的关闭信号应当理想地与定时信号最后的下降沿同时出现，以使得最后的下降沿在控制信号脉冲的中心附近出现。如图1OB所示，当关闭控制信号脉冲并未与定时信号1014、1016最后的下降沿对齐时，由于关闭控制信号过早1018或过晚1020，选通窗口 1022、1024不会被关闭。因此，在早的1018和晚的1020控制信号实例中，选通窗口 1022、1024都会保持开启而导致定时信号1014、1016的三态区域进入存储器控制器。
[0051]图11描绘了图示用于对存储器设备的读取操作进行定时的方法的流程图。在1102，选通电路从存储器设备接收定时信号。在1104，定时控制电路在从存储器控制器接收读取请求之后生成控制信号。定时控制电路被配置为调节控制信号以考虑定时信号中的时间变化。在1106，定时信号在选通窗口期间通过选通电路以作为经滤波的定时信号。选通电路被配置为基于控制信号生成选通窗口。
[0052]应当理解的是，关于对存储器设备执行读取操作而对这里所公开的技术进行了详细描述。此外，该技术也可应用于利用定时信号从相对应节点向请求节点传输数据的并不包含存储器设备的其它硬件。
[0053]虽然已经参考其具体实施例且详细描述了本公开，但是对于本领域技术人员将会显而易见的是，可以在其中进行各种变化和修改而并不偏离实施例的精神和范围。因此，本公开意因本公开的修改和变化形式在所附权利要求及其等同形式的范围之内而包括它们。
[0054]应当理解的是，如在这里的描述以及贯穿随后的权利要求中所使用的，除非上下文明确另外指出，否则“一个”、“一种”、“该”的含义包括复数引用。而且，如在这里的描述以及贯穿随后的权利要求中所使用的，除非上下文明确另外指出，否则“在...中”的含义包括“在...中”和“在...上”。另外，如在这里的描述以及贯穿随后的权利要求中所使用的，除非上下文明确另外指出，否则“每个”的含义并非要求是“每个且各个”。最后，如在这里的描述以及贯穿随后的权利要求中所使用的，除非上下文明确另外指出，否则“和”与“或”的含义均为连词和反意连词并且可以互换使用；短语“除...之外”可以被用来指示仅可以应用反意连词含义的情形。
【权利要求】
1.一种用于对存储器设备的读取操作进行定时的系统，包括:选通电路，被配置为从所述存储器设备接收定时信号并且在选通窗口期间使所述定时信号通过以作为经滤波的定时信号，其中所述选通电路基于控制信号生成所述选通窗口 ；定时控制电路，被配置为在从存储器控制器接收到读取请求之后生成所述控制信号，其中所述定时控制电路调节所述控制信号以考虑来自所述存储器设备的所述定时信号的时间变化。
2.根据权利要求1所述的系统，进一步包括: 反馈电路，其中所述反馈电路包括: 所述定时控制电路； 相位检测器电路，被配置为接收所述经滤波的定时信号和所述控制信号作为输入并且向所述定时控制电路发送相位检测输出值。
3.根据权利要求2所述的系统，其中所述反馈电路是闭环、自调节系统，其通过追踪所述定时信号的上升沿或下降沿的定时来自动调节所述控制信号的定时。
4.根据权利要求3所述的系统，其中所述控制信号的所述定时被调节为在时间上将所述控制信号与所述定时信号的所述上升沿或所述下降沿对齐。
5.根据权利要求1所述的系统，其中所述定时信号是DQS选通信号。
6.根据权利要求5所述的系统，其中所述控制信号是分别被配置为使得所述选通窗口开启或关闭的开启信号或关闭信号；并且 其中所述选通窗口被配置为 在所述经滤波的定时信号中消除所述DQS选通信号中的三态区域。
7.根据权利要求2所述的系统，其中所述定时控制电路包括: 信号生成器，被配置为在接收到所述读取请求之后生成所述控制信号； 延迟模块，被配置为基于由计数器保持的延迟值来对所述控制信号的定时进行控制，其中所述计数器被配置为基于从所述相位检测器电路接收的所述相位检测输出值来增大或者减小所述延迟值。
8.根据权利要求2所述的系统，其中所述相位检测器电路包括D型触发器。
9.根据权利要求1所述的系统，其中所述选通电路包括: D型触发器，被配置为接收所述控制信号并且基于所述控制信号的定时输出所述选通窗口 ； “与”门，被配置为接收所述选通窗口和所述定时信号作为输入并且输出所述经滤波的定时信号。
10.根据权利要求1所述的系统， 其中所述定时信号中的所述时间变化基于时钟抖动或者所述系统中的温度或电压改变。
11.根据权利要求7所述的系统， 其中所述信号生成器是脉冲生成器；并且 其中所述控制信号是脉冲信号。
12.一种用于对存储器设备的读取操作进行定时的方法，包括: 在选通电路处从所述存储器设备接收定时信号；在从存储器控制器接收到读取请求之后在定时控制电路处生成控制信号，其中所述定时控制电路调节所述控制信号以考虑所述定时信号的时间变化；以及 在选通窗口期间使所述定时信号通过以作为经滤波的定时信号，其中所述选通窗口由所述选通电路基于所述控制信号生成。
13.根据权利要求12所述的方法，进一步包括: 在相位检测器电路处接收所述经滤波的定时信号和所述控制信号作为输入； 基于所述输入从所述相位检测器电路向所述定时控制电路发送相位检测输出值，其中所述相位检测器电路和所述定时控制电路包括反馈电路。
14.根据权利要求13所述的方法，进一步包括: 通过追踪所述定时信号的上升沿或下降沿的定时来在所述反馈电路中调节所述控制信号的定时，其中所述反馈电路包括闭环、自调节系统。
15.根据权利要求14所述的方法，其中所述调节步骤被配置为在时间上将所述控制信号与所述定时信号的所述上升沿或所述下降沿对齐。
16.根据权利要求12所述的方法，其中所述定时信号是DQS选通信号。
17.根据权利要求16所述的方法， 其中所述控制信号是分别被配置为使得所述选通窗口开启或关闭的开启信号或关闭信号；并且 其中所述选通窗口被配置为在所述经滤波的定时信号中消除所述DQS选通信号中的三态区域。
18.根据权利要求13所述的方法，进一步包括: 在所述定时控制电路的信号生成器单元处接收所述读取请求，其中所述信号生成器单元被配置为响应于接收到所述读取请求而生成所述控制信号； 基于从所述相位检测器电路接收的所述相位检测输出值而增大或者减小由计数器保持的延迟值； 基于所述延迟值对所述控制信号的定时进行控制，其中所述定时控制电路的延迟模块单元被配置为对所述控制信号的所述定时进行控制。
19.根据权利要求13所述的方法，其中所述相位检测器电路包括D型触发器。
20.根据权利要求12所述的方法，进一步包括: 在所述选通电路的D型触发器单元处接收所述控制信号，其中所述触发器单元被配置为基于所述控制信号的定时来输出所述选通窗口； 在所述选通电路的“与”门单元处执行“与”运算以输出所述经滤波的定时信号，其中所述“与”门被配置为接收所述选通窗口和所述定时信号作为所述“与”运算的输入。
21.根据权利要求12所述的方法，其中所述定时信号中的所述时间变化基于时钟抖动或者所述存储器设备中的温度或电压改变。
22.根据权利要求18所述的方法， 其中所述信号生成器是脉冲生成器；并且 其中所述控制信号是脉冲信号。
【文档编号】G06F13/16GK103608793SQ201280029420
【公开日】2014年2月26日 申请日期:2012年6月4日 优先权日:2011年6月14日
【发明者】R·斯旺森 申请人:马维尔国际贸易有限公司