访问存储器的制造方法
【专利摘要】所公开的示例性方法涉及对至少第一和第二独立可选逻辑子行列施行同时数据访问以便经由存储器器件中的宽内部数据总线访问第一数据。存储器器件包括转换缓冲器芯片、独立可选逻辑子行列中的存储器芯片、把转换缓冲器芯片连接到存储器控制器的窄外部数据总线以及在转换缓冲器芯片和存储器芯片之间的宽内部数据总线。仅对第一独立可选逻辑子行列施行数据访问以经由宽内部数据总线访问第二数据。示例性方法还涉及在分离的数据转移期间把第一数据的第一部分、第一数据的第二部分和第二数据定位在窄外部数据总线上。
【专利说明】访问存储器
[0001] 政府权益声明 本发明利用由能源部授权的合同号DE-SC0005026下的政府支持做出。政府对本发明 具有特定权利。
【背景技术】
[0002] 器件尺寸的增加和新兴的芯片多处理器（CMP)架构要求存储器系统更大的吞吐 量、功耗和可靠性。较新时代的动态随机存取存储器（DRAM)被设计成通过采用与高速信号 发送技术组合的η位预取和突发访问能力来提供更高的吞吐量。随着DRAM通道频率增加， 添加更多的行列或模块会使信号完整性恶化，这限制整体存储器容量。用于克服缓慢存储 器访问时间的技术涉及使用库级并行性，其中多个存储器访问被分发到DRAM的不同库以 掩盖DRAM延时。随着DRAM时钟频率增加，切换行列导致数据总线上的空闲周期，这引入数 据输出之间的时间延迟。这导致DRAM数据总线的不期望的总线利用性能。
【专利附图】
【附图说明】
[0003] 图1是具有宽内部数据总线和窄外部数据总线的示例性存储器模块。
[0004] 图2示出使两个内部数据总线和两个内部地址总线连接到两个逻辑存储器行列 的示例性存储器模块。
[0005] 图3是具有逻辑存储器行列的示例性存储器模块，该逻辑存储器行列具有可独立 选择的逻辑子行列。
[0006] 图4是示例性转换缓冲器，其可以与图1和2的示例性存储器模块一起使用以在 宽内部数据总线和窄外部数据总线之间交换数据。
[0007]图5是示例性时序图，示出了使用图4的示例性转换缓冲器在宽内部数据总线和 窄外部数据总线之间的数据转移。
[0008] 图6是另一示例性转换缓冲器，其可以与图1和3的示例性存储器模块一起使用 以利用可独立选择的逻辑子行列存储器模块配置来实现数据转移。
[0009] 图7是示例性时序图，示出了使用图6的示例性转换缓冲器在宽内部数据总线和 窄外部数据总线之间的数据转移。
[0010] 图8是示出了时间延迟气泡的示例性时序图，时间延迟气泡在突发访问期间在存 储器模块的内部数据总线上发生，但是不被传播到存储器模块的外部数据总线。
[0011] 图9是用于在存储器模块中存储数据和错误校正代码的示例性存储配置。
[0012] 图10是示例性数据转移配置，用于在图4和6的转换缓冲器和存储器控制器之间 转移数据和对应的错误校正代码。
[0013] 图11是表示指令和/或动作的流程图，该指令和/或动作可以被执行以在具有宽 内部数据总线和窄外部数据总线的存储器模块中使用本文公开的示例来施行数据访问。
【具体实施方式】
[0014] 本文公开的示例性方法、设备和制品可以被用于访问存储器。所公开的示例可以 被用于在动态随机存取存储器（DRAM)模块中（或在具有DRAM芯片的主印刷电路板（PCB) 上）实施宽内部数据总线以访问存储器芯片或DRAM模块的逻辑存储器行列，并且可以被用 于实施用于在DRAM模块和外部器件(例如存储器控制器）之间交换数据的相对较窄的外部 数据总线。所公开的示例可用于增加DRAM模块容量同时改善性能、功率和可靠性。在所公 开的示例中，宽内部数据总线可按照低于较窄外部数据总线的较慢速度操作，从而实现在 存储器模块上使用低功率、低频和低成本DRAM芯片，同时支持用于与存储器模块通信的外 部器件的高性能DRAM接口的外部数据访问速度。为了支持这样的使用低性能DRAM芯片的 高性能DRAM接口，本文公开的示例使用存储器接口转换技术来实现：使用低频接口标准在 宽内部数据总线上从DRAM芯片取回数据和使用较高频存储器接口标准在较窄外部数据总 线上供应该相同数据。虽然一些特定示例性存储器接口标准针对内部和外部数据总线在本 文中被公开，但是所公开的示例不限于与这样的特定存储器接口标准一起使用。替代地，所 公开的示例可以被适配为与在不同频率操作和/或提供不同数据访问特征的其它存储器 接口标准一起使用。
[0015] 图1是示例性存储器模块100,具有用于访问多个物理存储器行列104的宽内部 数据总线102、相对较窄的外部数据总线106和转换缓冲器芯片108。在图示示例中，窄外 部数据总线106是（W)位宽并且以（f)赫兹（Hz)的频率操作，从而提供Wf位/秒的数据 访问速度，用于与存储器模块100对接。宽内部数据总线102是（N)X(W)位宽并且以（f) / (N)Hz的频率操作，其中（N)是定位在存储器模块100上的每个逻辑行列的物理存储器 行列104的量。这样，宽内部数据总线102提供与窄外部数据总线106相同的带宽。通过 在宽内部数据总线102上使用较低的频率，物理存储器行列104中的DRAM芯片可以是低功 率、低频和低成本的存储器芯片，而存储器模块100可以在窄外部数据总线106处作为具有 高速访问速度的高性能存储器来操作。在一些示例中，物理存储器行列104可以形成逻辑 存储器行列，并且存储器模块100的其它物理存储器行列（未示出）可以形成一个或多个其 它逻辑存储器行列。
[0016] 在图1的图示示例中，内部较窄数据总线110形成宽内部数据总线102的不同部 分，以使得宽内部数据总线102的宽度(例如位长度）等于所有内部较窄数据总线110的宽 度和。图示示例的每个内部较窄数据总线110具有窄外部数据总线106的宽度。在宽内部 数据总线102上访问数据涉及在多个内部较窄数据总线110中的一个或多个上同时从物理 存储器行列104中的对应物理存储器行列取出数据。当在宽内部数据总线102上同时取 回来自四个内部较窄数据总线110的数据时，在窄外部数据总线106上按照四个接续的数 据输出周期来访问该数据，因为在宽内部数据总线102上取出的数据量是窄外部数据总线 106的宽度的四倍。在这样的示例中，宽内部数据总线102可以按窄外部数据总线106的四 分之一那么慢来操作。
[0017] 在图示示例中，物理存储器行列(例如，物理存储器行列104之一)是使用内部较窄 数据总线110之一来访问的存储器区域。单个物理存储器行列104可以由一个或多个存储 器芯片形成。例如，如果每个内部较窄数据总线110是32位宽，则每个物理存储器行列104 可以是单个的32位宽存储器芯片、两个16位宽存储器芯片或四个8位宽存储器芯片。
[0018] 图示示例的转换缓冲器芯片108转换宽内部数据总线102和窄外部数据总线106 之间的数据交换以使得在宽内部数据总线102上的较慢数据访问能够被用于提供在窄外 部数据总线106上的高速数据访问。在图示的示例中，转换缓冲器芯片108与示例性存储器 控制器112通信。在本文公开的示例中，存储器控制器112可以被配置为使用高性能DRAM 接口（例如双数据速率、版本3 (DDR3)、在1600MHz操作的DRAM)与存储器模块100对接，即 使物理存储器行列104使用具有低速度接口（例如移动DRAM，诸如操作在400MHz的低功率 DDR2 (LPDDR2)DRAM)的低功率芯片来实施也是如此。
[0019] 在图示示例中，转换缓冲器芯片108和形成物理存储器行列104的存储器芯片被 定位在DRAM双列直插式存储器模块（DIMM)上。在其它示例中，转换缓冲器芯片108和形 成物理存储器行列104的存储器芯片可以被布置在三维堆叠芯片中，或者可以被布置在主 处理器板上。
[0020] 图2示出连接到示例性存储器模块200的逻辑存储器行列的内部数据总线204a-b (iDBUSA和iDBUSB)和内部地址总线202a-b(iABUS0和iABUS1)。使用N2架构配置 示例性存储器模块200,意味着逻辑存储器行列包括两个物理存储器行列（即N=2个物理 行列）。在图2的图示示例中，逻辑行列206a(逻辑行列0)包括两个物理行列205a(物理 行列A)和205b(物理行列B)，并且逻辑行列206b(逻辑行列1)包括两个物理行列207a (物理行列A)和207b(物理行列B)。物理行列A205a和207a共享内部数据总线204a (iDBUSA)，并且物理行列B205b和07b共享内部数据总线204b(iDBUSB)。图示示例的存 储器模块200包括转换缓冲器208,转换缓冲器208通过内部地址总线202a-b和内部数据 总线204a-b与逻辑行列206a-b通信。转换缓冲器208通过外部地址总线212和窄外部数 据总线214以通信方式把存储器模块200与示例性存储器控制器210相耦合。
[0021] 图示示例的内部地址总线202a(iABUS0)控制独立于第二逻辑行列206b(逻辑 行列1)的第一逻辑行列206a(逻辑行列0)，并且图示示例的内部地址总线202b(iABUS 1)控制独立于第一逻辑行列206a(逻辑行列0)的第二逻辑行列206b(逻辑行列1)。这通 过能够控制彼此独立的逻辑行列206a-b而提供了更高的内部地址总线带宽并且也减小了 内部地址总线202a-b上的电负载。
[0022] 在图示示例中，内部地址总线204a_b被组合以形成宽内部数据总线216。每个内 部数据总线204a-b的宽度等于窄外部数据总线214的宽度。照此，宽内部数据总线216的 宽度是窄外部数据总线214宽度的两倍。在每个逻辑行列具有更多物理行列的示例中，宽 内部数据总线的宽度是窄外部数据总线214宽度的两倍多。在图示示例中，在来自逻辑行 列206a-b的在宽内部数据总线216上的单个数据访问同时把数据的第一部分定位在内部 数据总线204a上和把数据的第二部分定位在内部数据总线204b上。在宽内部数据总线216 上的单个数据访问涉及在窄外部数据总线214上的两个数据访问。这样，逻辑行列206a-b 和宽内部数据总线216可以以窄外部数据总线214频率的一半操作。存储器控制器210和 存储器模块200之间的存储器访问可以使用相对较高性能的存储器标准(例如在1600MHz 的窄外部数据总线214和在800MHz的外部地址总线212)来施行，而存储器模块200内部的 存储器访问可以使用相对较低性能的存储器标准(例如在800MHz的内部数据总线204a-b 和在400MHz的内部地址总线202a-b)来施行。这实现了使用低频、低功率、低成本存储器 来构建存储器模块200,同时提供高性能存储器接口给存储器模块200。
[0023] 在图示示例中，图2的内部数据总线204a-b(iDBUSA和iDBUSB)可以被用于实 施图1的内部窄数据总线110,图2的逻辑行列206a-b中的一个或两个可以被用于实现一 个或多个逻辑行列，该逻辑行列包括图1的物理行列104和/或图1中未示出的其它物理 行列，图2的转换缓冲器208可以被用于实现图1的转换缓冲器芯片108,图2的宽内部数 据总线216可以被用于实现图1的宽内部数据总线202,图2的窄外部数据总线214可以 被用于实现图1的窄外部数据总线106,以及图2的存储器控制器210可以被用于实现图1 的存储器控制器112。
[0024] 虽然示例性存储器模块200被示出为N2架构，但是可以使用附加的分离的内部地 址和数据总线来实施每个逻辑行列中具有更多物理行列的配置。例如，M架构可以使用四 个内部地址总线和四个内部数据总线来实施，其中内部存储器芯片以外部数据总线(例如 窄外部数据总线214)的四分之一频率操作。N8架构可以使用八个内部地址总线和八个内 部数据总线来实施，其中内部存储器芯片以外部数据总线(例如窄外部数据总线214)的八 分之一频率操作。
[0025] 图3是具有逻辑存储器行列302a_b(逻辑行列0和逻辑行列1)的示例性存储器 模块300，逻辑存储器行列302a-b具有可独立选择的逻辑子行列304a-b(逻辑行列0的 逻辑子行列〇和1)以及可独立选择的逻辑子行列306a-b(逻辑行列1的逻辑子行列0和 1)。内部数据总线 308a(iDBUSA)、308b(iDBUSB)、308c(iDBUSC)和 308d(iDBUSD) 被示出为连接到逻辑行列302a-b以及子行列304a-b和306a-b。在图示示例中，内部数据 总线308a-d中的每一个是宽内部数据总线(例如图1的宽内部数据总线102)的一部分，以 使得宽内部数据总线的宽度等于所有内部数据总线308a-d的宽度的和。虽然未示出，示例 性存储器模块300还包括四个内部地址总线（iABUS)，其被布线到每个逻辑子行列304a-b 和306a-b。内部数据总线308a-b和内部地址总线（未示出）被连接在逻辑行列302a-b和 转换缓冲器(例如图1的转换缓冲器芯片108)之间。图示示例的存储器模块300可以被用 于实施图1的存储器模块100,以使得图3的逻辑行列302a-b中的一个或多个可以被用于 实现包括图1的一个或多个物理行列104和/或图1中未示出的其它物理行列的一个或多 个逻辑行列，并且图3的内部数据总线308a-d可以被用于实现图1的内部数据总线110。
[0026] 逻辑子行列304a_b和306a_b的可独立选择性减小了由内部数据总线308a_d形 成的宽内部数据总线的访问粒度（granularity)，并且减小了激活/预充电功率。例如，在 不增加由图3的存储器模块300实现的访问粒度的情况下，使用4x64位字X突发8字=128 字节（B)(对于N8架构，这个数量增加)来服务针对M结构的存储器访问请求，并且激活命 令取出四倍多的位到行缓冲器。然而，除非存储器控制器(例如图1的存储器控制器112) 实际上访问所有被激活的位，否则存储器模块300在访问被激活但未被使用的位时浪费功 率和能量。
[0027] 为了避免由于被访问但未被使用的位而浪费功率和能量，图示示例的存储器模块 300中的逻辑子行列304a-b和306a-b的可独立选性实现仅访问较大逻辑行列302a-b的 一部分，以使得仅期望来自行缓冲器的各个位的部分从逻辑行列302a-b取回。因此，在一 些示例中，作为对第二逻辑行列302b的两个逻辑子行列306a-b的访问（即对第二逻辑行列 302b中所有存储器芯片的访问)，可以访问存储器模块300以从图3中示出的大的行缓冲器 取回大宽度的数据。在这样的示例中，数据的不同部分同时被定位在内部数据总线308a-d 中不同的内部数据总线上。在其它示例中，作为对第一逻辑行列302a的仅第一逻辑子行 列304a的访问（即对第一逻辑行列302a中仅第一逻辑子行列304a中的(一个或多个)存储 器芯片的访问）而不访问第一逻辑行列302a的第二逻辑子行列304b，可以访问存储器模块 300以从图3中示出的小的行缓冲器取回较小宽度的数据。在这样的示例中，数据的不同部 分同时被定位在内部数据总线308a-b上而在相同数据访问期间不同时把任何数据定位在 内部数据总线308c-d上。在图示示例中，还可以通过仅访问第二逻辑行列302b的第一逻 辑子行列306a而不访问第二逻辑行列302b的第二逻辑子行列306b来访问小的行缓冲器。 使用这个逻辑子行列可选择性，存储器模块300的宽内部数据总线的有效宽度是动态的， 以使得：在一些访问中宽内部数据总线具有与单个逻辑子行列(例如逻辑子行列304a-b和 306a-b中的单个逻辑子行列）的小的行缓冲器相等的有效宽度，并且在一些访问中宽内部 数据总线具有与整个逻辑行列(例如整个逻辑行列302a或302b)的大的行缓冲器相等的相 对较大有效宽度。
[0028] 虽然存储器模块300被示出为M架构存储器，每个逻辑行列具有较多物理行列的 架构(例如N8、N16等）可以被类似地实施为具有可独立选择的逻辑子行列。在这样的架构 中，可以选择宽内部数据总线的更多宽度尺寸选项。例如，小的行缓冲器访问可以访问单个 逻辑子行列，中等行缓冲器访问可以访问两个逻辑子行列，并且大的行缓冲器访问可以访 问四个逻辑子行列。
[0029] 图4是示例性转换缓冲器400,其可以与图1和2的示例性存储器模块100和200 一起使用以在具有宽内部数据总线410 (例如图1的宽内部数据总线102或图2的宽内部 数据总线216)的内部接口 401和具有窄外部数据总线414 (例如图1的窄外部数据总线 106或图2的窄外部数据总线214)的外部接口 402之间交换数据。图示示例的转换缓冲 器400可以被用于实施图1的转换缓冲器芯片108和/或图2的转换缓冲器208。在图示 示例中，转换缓冲器400被定位在存储器控制器（MC) 403和存储器芯片404之间。在一些 示例中，转换缓冲器400和存储器芯片404被定位在存储器模块或存储器器件(诸如DIMM 或3D芯片堆叠）上。在其它示例中，转换缓冲器400和存储器芯片404共同定位在具有存 储器控制器403的处理器主板上。存储器控制器403可以是图1的存储器控制器112和/ 或图2的存储器控制器210,并且存储器芯片404可以实施图1的逻辑行列104和/或图2 的逻辑行列206a-b。
[0030] 示例性转换缓冲器400被示出为具有N2结构，针对该架构，内部接口 401具有用 于第一逻辑存储器行列(例如，图2的第一逻辑存储器行列206a)的第一内部地址总线406a (iABUSO)、用于第二逻辑存储器行列（例如，图2的第二逻辑存储器行列206b)的第二内部 地址总线406b(iABUSl)、用于访问逻辑行列中的第一物理存储器行列的第一内部数据总线 408a(iDBUSA)以及用于访问逻辑行列中的第二物理存储器行列的第二内部数据总线408b (iDBUSB)。内部数据总线408a-b被组合使用以形成宽内部数据总线410(例如与图1的宽 内部数据总线102和/或图2的宽内部数据总线216类似或相同)的相应部分。示例性转换 缓冲器400的外部接口 402包括外部地址总线412 (ABUS)和窄外部数据总线414 (DBUS) (例如与图1的宽外部数据总线106和/或图2的宽外部数据总线214类似或相同)。提供 内部地址总线406a-b和内部数据总线408a-b用于与存储器芯片404通信，并且提供外部 地址总线412和窄外部数据总线414用于与存储器控制器403通信。
[0031] 在图4的N2架构中，窄外部数据总线414以一频率（f)操作，外部地址总线412以 该频率的一半（f/2)操作，内部地址总线406a-b以该频率的四分之一（f/4)操作，并且宽内 部数据总线410以该频率的一半（f/2)操作。照此，窄外部数据总线414比宽内部数据总 线410相对更快(在图示示例中为两倍快)。
[0032] 为了把外部地址总线412分开成两个内部地址总线406a_b，转换缓冲器400被提 供有对应于第一内部地址总线406a的数据锁存器(例如触发器）418和转换器420以及对 应于第二内部地址总线406b的数据锁存器(例如触发器）422和转换器424。在图示示例 中，外部地址总线412向数据锁存器418和422提供数据，并且转换器420和424向内部地 址总线406a-b提供输出。图示示例的转换器420和424提供地址命令转换逻辑以便把从 存储器控制器403在外部地址总线412上接收到的地址和命令行信号转换成用于内部地址 总线406a-b的对应地址和命令行信号以访问存储器芯片404中的对应逻辑行列（例如，图 2的逻辑存储器行列206a-b和/或包括图1的物理行列104的(一个或多个）逻辑行列）。
[0033] 为了把窄外部数据总线414与宽内部数据总线410对接，转换缓冲器400被提供 有：用于把输入数据从窄外部数据总线414转移到第一内部数据总线408a的数据输入锁 存器(例如触发器）426、用于把输入数据从窄外部数据总线414转移到第二内部数据总线 408b的数据输入锁存器(例如触发器)428、用于把数据从窄内部数据总线408a输出到窄外 部数据总线414的数据输出锁存器(例如触发器）432、以及用于把数据从窄内部数据总线 408b输出到窄外部数据总线414的数据输出锁存器(例如触发器）434。
[0034] 第一和第二内部数据总线408a_b中的每个与图示示例的窄外部数据总线414具 有相同的数据宽度。数据输入锁存器426和428协调哪个来自窄外部数据总线414的数据 应当被输出到哪个内部数据总线408a。在图示示例中，转换器420和424分析地址并且控 制来自外部地址总线412的信号以及控制锁存器426和428来锁存在窄外部数据总线414 上从存储器控制器403接收的对应数据字。例如，转换器420和424可以确定在窄外部数 据总线414上的数据将被锁存在锁存器426中以用于在宽内部数据总线410的第一内部数 据总线408a上输出，并且接下来在窄外部数据总线414上立即显现的数据将被锁存在锁存 器428中以用于在宽内部数据总线410的第二内部数据总线408b上输出。当数据被锁存 在锁存器426和428中的对应锁存器中时，转换器420和424可以使得锁存器426和428 在宽内部数据总线410的内部数据总线408a-b的对应内部数据总线上输出它们的相应数 据。这样，转换器420和424可以控制锁存器426和428以把数据写入到对应的逻辑存储 器行列(例如，图2的逻辑存储器行列206a-b和/或包括图1的物理行列104的(一个或多 个）逻辑行列。
[0035] 在图示示例中，复用器436耦合在数据输出锁存器432和434与窄外部数据总线 414之间以把来自宽内部数据总线410的数据多路传输到窄外部数据总线414。因为在图 示示例中宽内部数据总线410是窄外部数据总线414宽度的两倍，所以在单个访问期间在 宽内部数据总线410上从存储器芯片404读取的数据由复用器436在窄外部数据总线414 上作为两个数据访问输出。这样，宽内部数据总线410可以按窄外部数据总线414速度的 一半操作。图示示例的转换器420和424分析外部地址总线412上的地址和控制信号以控 制锁存器432和434何时锁存来自宽内部数据总线410的数据和复用器436如何布置来自 锁存器432和434的数据以用于在窄外部数据总线414上输出。
[0036] 虽然转换缓冲器400被示出用于与N2架构存储器模块一起使用，但是，通过添加 与锁存器426、428、432和434类似的附加数据输入和数据输出锁存器以及与内部数据总线 408a和408b类似的对应内部数据总线以形成宽内部数据总线410的附加部分，转换缓冲器 400可以被扩展用于与基于更大N的架构(例如N8、N16等）一起使用。
[0037] 转换缓冲器400的锁存器418、422、426、428、432和434、转换器420和424、以及复 用器436使得外部地址总线412和窄外部数据总线414可以使用转换缓冲器400和存储器 控制器403之间的存储器接口标准来操作，该存储器接口标准不同于用于转换缓冲器400 和存储器芯片404之间的内部地址总线406a-b和宽内部数据总线410的另一存储器接口 标准。图示示例的转换器420和424生成：内部数据访问时序，可用于在转换缓冲器400和 存储器芯片404之间的宽内部数据总线410上施行数据访问；以及外部数据访问时序，可用 于在存储器控制器403和转换缓冲器400之间的窄外部数据总线414上施行数据访问。
[0038] 下面的表1示出了在基于不同N的架构的基础上的用于外部接口402的示例性相 对较快存储器接口标准和用于内部接口401的较慢存储器接口标准。照此，表1的外部数 据访问时序对应于用于以相对较高频率操作外部接口402的相对较快的存储器访问标准， 并且内部数据访问定时对应于用于以相对较慢频率操作内部接口401的相对较慢的存储 器访问标准。表1中示出的存储器接口标准仅是示例，并且本文公开的示例不限于这样的 存储器接口标准和/或操作频率。
[0039] 表1-针对外部和内部接口的存储器接口标准
【权利要求】
1. 一种访问数据的方法，包括： 对至少第一和第二独立可选逻辑子行列施行同时数据访问以便经由存储器器件中的 宽内部数据总线访问第一数据，所述存储器器件具有转换缓冲器芯片、独立可选逻辑子行 列中的存储器芯片、把转换缓冲器芯片连接到存储器控制器的窄外部数据总线以及在转换 缓冲器芯片和存储器芯片之间的宽内部数据总线； 仅对第一独立可选逻辑子行列施行数据访问以经由宽内部数据总线访问第二数据；以 及 在分离的数据转移期间把第一数据的第一部分、第一数据的第二部分和第二数据定位 在窄外部数据总线上。
2. 如权利要求1所述的方法，还包括：其中与窄外部数据总线相比，宽内部数据总线操 作得相对较慢。
3. 如权利要求2所述的方法，其中宽内部数据总线的宽度是窄外部数据总线宽度的至 少两倍。
4. 如权利要求2所述的方法，其中访问第一数据包括把来自第一逻辑子行列的第一数 据的第一部分定位在宽内部数据总线的第一部分上，并且同时把来自第二逻辑子行列的第 一数据的第二部分定位在宽内部数据总线的第二部分上，并且其中访问第二数据包括把整 个第二数据定位在宽内部数据总线的第一部分上，而不同时在宽内部数据总线的第二部分 上定位任何数据。
5. -种用于访问数据的设备，包括： 第一和第二输入数据同步队列，定位在存储器器件的窄外部数据总线和存储器器件的 宽内部数据总线之间； 第一和第二输出数据同步队列，定位在窄外部数据总线和宽内部数据总线之间以便从 宽内部数据总线同时接收第一数据和第二数据； 复用器，与第一和第二输出数据同步队列通信以在第一时间把来自第一输出数据同步 队列的第一数据定位在窄外部数据总线上，并且在不同于第一时间的第二时间把来自第二 输出数据同步队列的第二数据定位在窄外部数据总线上； 第一转换器，定位在存储器器件的外部地址总线和存储器器件的第一内部地址总线之 间；以及 第二转换器，定位在外部地址总线和存储器器件的第二内部地址总线之间，第一和第 二转换器生成对应于存储器器件的存储器芯片的内部数据访问时序，所述内部数据访问时 序不同于与窄外部数据总线上的数据访问对应的外部数据访问时序。
6. 如权利要求5所述的设备，其中第一数据来自第一存储器行列并且第二数据来自第 二存储器行列，复用器把来自第一和第二输出数据同步队列的第一数据和第二数据输出到 窄外部数据总线，同时第一和第二转换器引起从第三存储器行列取回第三数据以用于存储 在第一输出数据同步队列中并且从第四存储器行列取回第四数据以用于存储在第二输出 数据同步队列中。
7. 如权利要求5所述的设备，其中外部数据访问时序对应于与以第一频率操作窄外部 数据总线相关联的第一存储器访问标准，并且内部数据访问时序对应于与以第二频率操作 宽内部数据总线相关联的第二存储器访问标准，第二频率与第一频率相比相对较慢。
8. 如权利要求5所述的设备，其中外部数据访问时序对应于图形双数据速率（GDDR)动 态随机存取存储器，并且内部数据访问时序对应于双数据速率（DDR)动态随机存取存储器 或低功率双数据速率（LPDDR)动态随机存取存储器之一。
9. 如权利要求5所述的设备，其中外部数据访问时序对应于双数据速率（DDR)动态随 机存取存储器，并且内部数据访问时序对应于以下各项之一：双数据速率（DDR)动态随机 存取存储器；低功率双数据速率（LPDDR)动态随机存取存储器；或非易失性存储器，包括相 变随机存取存储器、自旋扭矩转移随机存取存储器或忆阻器存储器。
10. 如权利要求5所述的设备，其中外部数据访问时序对应于低功率双数据速率版本2 (LPDDR2)动态随机存取存储器，并且内部数据访问时序对应于低功率双数据速率（LPDDR) 动态随机存取存储器。
11. 如权利要求5所述的设备，其中外部数据访问时序对应于与以第一频率操作窄外 部数据总线相关联的非工业标准存储器接口，并且内部数据访问时序对应于与以第二频率 操作宽内部数据总线相关联的工业标准存储器接口，第二频率与第一频率相比相对较慢。
12. 如权利要求5所述的设备，其中第一转换器引起第一 chipkill错误校正代码的取 回，第一 chipkill错误校正代码对应于来自存储器器件的第一数据，第二转换器引起第二 chipkill错误校正代码的取回，第二chipkill错误校正代码对应于来自存储器器件的第 二数据，第一输出数据同步队列把第一数据与第一 chipkill错误校正代码存储在一起以 在窄外部数据总线上同时输出第一数据和第一 chipkill错误校正代码，并且第二输出数 据同步队列把第二数据与第二chipkill错误校正代码存储在一起以在窄外部数据总线上 同时输出第二数据和第二chipkill错误校正代码。
13. -种存储器模块，包括： 缓冲器，用于与存储器控制器的外部数据总线和外部地址总线通信；以及 多个存储器芯片，经由对应的内部数据总线和内部地址总线以通信方式耦合到缓冲 器，所述缓冲器： 从存储器芯片的第一行列取回第一数据和第二数据，在第一和第二数据的取回之间具 有第一时间延迟， 从存储器芯片的第二行列取回第三数据和第四数据，在第三和第四数据的取回之间具 有第二时间延迟， 在外部数据总线上输出第一、第二、第三和第四数据，在第一、第二、第三和第四数据的 任何之间不具有任何时间延迟。
14. 如权利要求13所述的存储器模块，其中缓冲器响应于外部地址总线上的突发命令 而发起对第一、第二、第三和第四数据的取回，并且缓冲器通过几乎同时地发送突发突变命 令到第一和第二存储器行列来取回第一、第二、第三和第四数据。
15. 如权利要求13所述的存储器模块，其中第一和第二时间延迟是与使用突发突变4 命令取回第一、第二、第三和第四数据相关联的突发突变4 (BC4)不利后果。
16. 如权利要求13所述的存储器模块，还包括数据输出同步队列，用于在外部数据总 线上输出第一、第二、第三和第四数据之前缓冲第一、第二、第三和第四数据，而在第一、第 二、第三和第四数据的任何之间不具有任何时间延迟。
【文档编号】G06F13/38GK104508646SQ201280075199
【公开日】2015年4月8日 申请日期:2012年6月8日 优先权日:2012年6月8日
【发明者】H. 尹 D., 姆拉利马诺哈尔 N., 张 J., 兰冈纳坦 P. 申请人:惠普发展公司，有限责任合伙企业