专利名称：一种基于高速串行通讯总线驱动器的阻抗匹配电路的制作方法
技术领域：
本发明涉及CMOS (互补金属氧化物半导体)集成电路设计领域，特别是涉及一种基于高速串行通讯总线驱动器的阻抗匹配电路。
背景技术：
在高速串行通讯领域，H结构总线驱动器结构，是一种常用的差分总线驱动结构。为了使得高速信号能够正常传输，需要使得总线驱动器的等效输出阻抗与传输线的阻抗匹配。在目前的H结构差分High Speed Driver (高速总线驱动器)中，其阻抗匹配电路只能实现差分阻抗的匹配，而不能做到单端阻抗的匹配。由于上下各自的单端输出阻抗与传输线的单端阻抗不匹配，导致信号传输产生畸变。
发明内容
本发明主要解决的技术问题是提供一种基于高速串行通讯总线驱动器的阻抗匹配电路，解决了已有阻抗匹配电路中单端输出阻抗与传输线的单端阻抗不匹配，容易导致信号传输产生畸变的缺陷。为解决上述技术问题，本发明采用的一个技术方案是:提供一种基于高速串行通讯总线驱动器的阻抗匹配电路，包括第一运算放大器、第二运算放大器、第三运算放大器，第一电流源线路、第二电流源线路以及第三电流源线路，所述的第一运算放大器与第一电流源线路进行电性连接，所述的第三运算放大器与第三电流源线路进行电性连接，所述的第一运算放大器通过第二电流源线路与第三运算放大器进行电性连接，其中，所述的第二运算放大器与总线驱动器的总线驱动电路进行电性连接。在本发明一个较佳实施例中，所述的第一电流源线路、第二电流源线路以及第三电流源线路为并联连接。
在本发明一个较佳实施例中，所述的第一电流源线路包括依次串联设置的第五MOS器件以及一个150欧姆的电阻。在本发明一个较佳实施例中，所述的第二电流源线路包括依次串联设置的两个100欧姆的电阻。在本发明一个较佳实施例中，所述的第三电流源线路包括依次串联设置的第六MOS器件、一个150欧姆的电阻以及第七MOS器件。在本发明一个较佳实施例中，所述的第一电流源线路、第二电流源线路以及第三电流源线路上的电流相等，所述的第五MOS器件的电阻为50欧姆，所述的第六MOS器件和第七MOS器件的电阻之和为50欧姆。在本发明一个较佳实施例中，所述的总线驱动电路包括第四电流源线路、第五电流源线路以及第六电流源线路，所述的第四电流源线路包括依次串联设置的第一 MOS器件、第二 MOS器件以及第八MOS器件，所述的第五电流源线路依次串联设置的第三MOS器件、第四MOS器件以及第九MOS器件，所述的第六电流源线路包括一个100欧姆的电阻，所述的第四电流源线路通过第六电流源线路与第五电流源线路并联连接。在本发明一个较佳实施例中，所述的第六电流源线路连接在第二 MOS器件的下端以及第三MOS器件的下端。在本发明一个较佳实施例中，所述的第一 MOS器件和第二 MOS器件分别与第四运算放大器和第五运算放大器进行电性连接。在本发明一个较佳实施例中，所述的第三MOS器件和第四MOS器件分别与第六运算放大器和第七运算放大器进行电性连接。本发明的有益效果是:本发明的基于高速串行通讯总线驱动器的阻抗匹配电路，在已有阻抗匹配电路的基础上增加了一个负反馈环路，使得上下输出阻抗均能够与传输线的阻抗匹配，从而使得信号的完整性能够得到更好的保证。
图1是已有的总线驱动电路 图2是图1的阻抗匹配电路 图3是已有的阻抗匹配电路加上总线驱动电路的电路 图4是本发明基于高速串行通讯总线驱动器的阻抗匹配电路 图5是图4的总线驱动电路 图6是发明基于高速串行通讯总线驱动器的阻抗匹配电路加上总线驱动电路的电路
附图中的标记如下:U1、第一运算放大器，U2、第二运算放大器，U3、第三运算放大器，U4、第四运算放大器，U5、第五运算放大器，U6、第六运算放大器，U7、第七运算放大器，U3、第三运算放大器，Ml、第一 MOS器件，M2、第二 MOS器件，M3、第三MOS器件，M4、第四MOS器件，M5、第五MOS器件，M6、第六MOS器件，M7、第七MOS器件，M8、第八MOS器件，M9、第九MOS器件。
具体实施例方式下面结合附图对本发明的较佳实施例进行详细阐述，以使本发明的优点和特征能更易于被本领域技术人员理解，从而对本发明的保护范围做出更为清楚明确的界定。如图1所示，为现有技术中总线驱动器的阻抗匹配电路的电路图。当第一 MOS器件Ml和第四MOS器件M4输入为高时，Vdp>Vdn，差分信号为正，当第二 MOS器件M2和第三MOS器件M3输入为高时，Vdp〈 Vdn差分信号为负。为使得高速信号能够正常传输，需要使得总线驱动器的等效输出阻抗与传输线的阻抗匹配。如图2所示，其阻抗匹配电路只能实现差分阻抗的匹配，而不能做到单端阻抗的匹配。上下两个输出器件的等效阻抗之和与传输线的差分阻抗相等，但上下各自的单端输出阻抗与传输线的单端阻抗不匹配，导致信号传输产生畸变。如图3所示，由于运放负反馈的作用，电压V1=V2=VDD_0U，两个电流源的电流是相等的，所以 Rm5+Rm6+100=100+100 得 Rm5+Rm6=100 欧姆。在总线驱动电 路中，当输出为正时,preoutp=l,preoutn=0。第一 MOS器件Ml和第四MOS器件M4打开，栅电压等于PREVDD，第二 MOS器件M2和第三MOS器件M3的栅电压为O，处于关断状态，所以第一 MOS器件Ml和第五MOS器件M5的工作点一致，第四MOS器件M4和第六MOS器件M6的工作点一致，所以Rml+Rm4=100欧姆。当输出为负时，正好相反，第一 MOS器件Ml和第四MOS器件M4关断，第二 MOS器件M2和第三MOS器件M3开启，Rm2+Rm3=100欧姆。实际上第一 MOS器件Ml还第三MOS器件M3，第二 MOS器件M2和第四MOS器件M4是分别对称的。习惯上考虑单边输出，可以说第一 MOS器件Ml和第二 MOS器件M2在工作状态时等效输出阻抗之和，也就是差分输出阻抗为100欧姆，现有的电路只能保证上下输出阻抗之和(即差分输出阻抗)为100欧姆，不能保证上下各自的输出阻抗，即单端输出阻抗为50欧姆，所以在数据传输过程中，仍然会导致信号畸变。本发明在已有设计的基础上增加了一个负反馈环路，使得上下输出阻抗均能够与传输线的阻抗匹配，从而使得信号的完整性能够得到更好的保证。请参阅图4，本发明提供了一种基于高速串行通讯总线驱动器的阻抗匹配电路，包括第一运算放大器U1、第二运算放大器U2、第三运算放大器U3，第一电流源线路、第二电流源线路以及第三电流源线路，所述的第一运算放大器Ul与第一电流源线路进行电性连接，所述的第三运算放大器U3与第三电流源线路进行电性连接，所述的第一运算放大器Ul通过第二电流源线路与第三运算放大器U3进行电性连接，其中，所述的第二运算放大器U2与总线驱动器的总线驱动电路进行电性连接，所述的总线驱动电路为H型结构的总线驱动电路。上述中，所述的第一电流源线路、第二电流源线路以及第三电流源线路为并联连接。其中，所述的第一电流源线路包括依次串联设置的第五MOS器件Ml以及一个150欧姆的电阻；所述的第二电流源线路包括依次串联设置的两个100欧姆的电阻。所述的第三电流源线路包括依次串联设置·的第六MOS器件M6、一个150欧姆的电阻以及第七MOS器件M7。在本发明中，所述的第一电流源线路、第二电流源线路以及第三电流源线路上的电流相等，所以所述的第五MOS器件M5的电阻为50欧姆，所述的第六MOS器件M6和第七MOS器件M7的电阻之和为50欧姆。在本发明中，所述的第二运算放大器U2与总线驱动器的总线驱动电路进行电性连接。如图5所示，所述的总线驱动电路包括第四电流源线路、第五电流源线路以及第六电流源线路，所述的第四电流源线路包括依次串联设置的第一 MOS器件Ml、第二 MOS器件M2以及第八MOS器件M8，所述的第五电流源线路依次串联设置的第三MOS器件M3、第四MOS器件M4以及第九MOS器件M9，所述的第六电流源线路包括一个100欧姆的电阻，所述的第四电流源线路通过第六电流源线路与第五电流源线路并联连接。其中，所述的第六电流源线路连接在第二 MOS器件M2的下端以及第三MOS器件M3的下端。上述中，所述的第一 MOS器件Ml和第二 MOS器件M2分别与第四运算放大器U4和第五运算放大器U5进行电性连接；所述的第三MOS器件M3和第四MOS器件M4分别与第六运算放大器U6和第七运算放大器U7进行电性连接。本发明中使用两个负反馈环路分别对上下两组MOS器件进行控制，使得第五MOS器件M5的等效阻抗为50 Ω，同时第六MOS器件M6和第七MOS器件M7的等效阻抗相加后为50欧姆。与现有技术相匹配，新的总线驱动电路增加了两个MOS器件，第八MOS器件M8和第九MOS器件M9。第一 MOS器件Ml和第三MOS器件M3的尺寸与第五MOS器件M5的尺寸相同；第二 MOS器件M2和第四MOS器件M4的尺寸与第六MOS器件M6的尺寸相同；第八MOS器件M8和第九MOS器件M9的尺寸则与第七MOS器件M7的尺寸相同。由于负反馈的作用，VDD_0UT信号电平与V2相同，而第一 MOS器件Ml、第二 MOS器件M2、第三MOS器件M3和第四MOS器件M4的栅极受PREVDD的控制。这样，第一 MOS器件Ml、第三MOS器件M3与第五MOS器件M5有相同的工作点和相同的器件尺寸，所以有相同的等效阻抗。第二 MOS器件M2、第四MOS器件M4与第六MOS器件M6有相同的工作点和相同的器件尺寸，所以有相同的等效阻抗。第八MOS器件M8、第九MOS器件M9与第七MOS器件M7有相同的工作点和相同的器件尺寸，所以有相同的等效阻抗。所以第一 MOS器件Ml、第三MOS器件M3的等效阻抗为50欧姆，第二 MOS器件M2和第八MOS器件M8之和、第四MOS器件M4和第九MOS器件M9之和的等效阻抗为50欧姆。从而实现了总线驱动器上下单端输出阻抗与传输线阻抗的匹配。如图6所示，由于运放负反馈的作用，电压V1=V2=V3=VDD_0U，三个电流源的电流是相等的，所以Rm5=50欧姆和Rm6+Rm7=50欧姆。在总线驱动电路中，当输出为正时,preoutp=l,preoutn=0。第一 MOS器件Ml和第四MOS器件M4打开，栅电压等于PREVDD，第二 MOS器件M2和第三MOS器件M3的栅电压为0，处于关断状态，所以第一 MOS器件Ml和第五MOS器件M5的工作点一致，第四MOS器件M4和第六MOS器件M6的工作点一致，第九MOS器件M9和第七MOS器件M7工作点一致，所以Rml=50 欧姆，Rm4+Rm9=50 欧姆。当输出为负时，正好相反，第一 MOS器件Ml和第四MOS器件M4关断，第二 MOS器件M2和第三MOS器件M3开启，所以Rm3=50欧姆，Rm2+Rm8=50欧姆。能够保证单端输出阻抗为50欧姆，所以在数据传输中能更好的保证信号完整。本发明揭示的基于高速串行通讯总线驱动器的阻抗匹配电路，在已有阻抗匹配电路的基础上增加了一个负反馈环路，使得上下输出阻抗均能够与传输线的阻抗匹配，从而使得信号的完整性能够得到更好的保证。以上所述仅为本发明的实施例，并 非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。
权利要求
1.一种基于高速串行通讯总线驱动器的阻抗匹配电路，其特征在于，包括第一运算放大器、第二运算放大器、第三运算放大器，第一电流源线路、第二电流源线路以及第三电流源线路，所述的第一运算放大器与第一电流源线路进行电性连接，所述的第三运算放大器与第三电流源线路进行电性连接，所述的第一运算放大器通过第二电流源线路与第三运算放大器进行电性连接，其中，所述的第二运算放大器与总线驱动器的总线驱动电路进行电性连接。
2.根据权利要求1所述的基于高速串行通讯总线驱动器的阻抗匹配电路，其特征在于，所述的第一电流源线路、第二电流源线路以及第三电流源线路为并联连接。
3.根据权利要求1所述的基于高速串行通讯总线驱动器的阻抗匹配电路，其特征在于，所述的第一电流源线路包括依次串联设置的第五MOS器件以及一个150欧姆的电阻。
4.根据权利要求1所述的基于高速串行通讯总线驱动器的阻抗匹配电路，其特征在于，所述的第二电流源线路包括依次串联设置的两个100欧姆的电阻。
5.根据权利要求1所述的基于高速串行通讯总线驱动器的阻抗匹配电路，其特征在于，所述的第三电流源线路包括依次串联设置的第六MOS器件、一个150欧姆的电阻以及第七MOS器件。
6.根据权利要求1-5之一所述的基于高速串行通讯总线驱动器的阻抗匹配电路，其特征在于，所述的第一电流源线路、第二电流源线路以及第三电流源线路上的电流相等，所述的第五MOS器件的电阻为50欧姆，所述的第六MOS器件和第七MOS器件的电阻之和为50欧姆。
7.根据权利要求1所述的基于高速串行通讯总线驱动器的阻抗匹配电路，其特征在于，所述的总线驱动电路包括第四电流源线路、第五电流源线路以及第六电流源线路，所述的第四电流源线路包括依 次串联设置的第一MOS器件、第二MOS器件以及第八MOS器件，所述的第五电流源线路依次串联设置的第三MOS器件、第四MOS器件以及第九MOS器件，所述的第六电流源线路包括一个100欧姆的电阻，所述的第四电流源线路通过第六电流源线路与第五电流源线路并联连接。
8.根据权利要求7所述的基于高速串行通讯总线驱动器的阻抗匹配电路，其特征在于，所述的第六电流源线路连接在第二 MOS器件的下端以及第三MOS器件的下端。
9.根据权利要求7所述的基于高速串行通讯总线驱动器的阻抗匹配电路，其特征在于，所述的第一 MOS器件和第二 MOS器件分别与第四运算放大器和第五运算放大器进行电性连接。
10.根据权利要求7所述的基于高速串行通讯总线驱动器的阻抗匹配电路，其特征在于，所述的第三MOS器件和第四MOS器件分别与第六运算放大器和第七运算放大器进行电性连接。
全文摘要
本发明公开了一种基于高速串行通讯总线驱动器的阻抗匹配电路，包括第一运算放大器、第二运算放大器、第三运算放大器，第一电流源线路、第二电流源线路以及第三电流源线路，所述的第一运算放大器与第一电流源线路进行电性连接，所述的第三运算放大器与第三电流源线路进行电性连接，所述的第一运算放大器通过第二电流源线路与第三运算放大器进行电性连接，其中，所述的第二运算放大器与总线驱动器的总线驱动电路进行电性连接。通过上述方式，本发明在已有阻抗匹配电路的基础上增加了一个负反馈环路，使得上下输出阻抗均能够与传输线的阻抗匹配，从而使得信号的完整性能够得到更好的保证。
文档编号G06F13/40GK103226538SQ20131017617
公开日2013年7月31日 申请日期2013年5月14日 优先权日2013年5月14日
发明者关健 申请人:苏州文芯微电子科技有限公司