一种基于fpga高速串行总线的纳秒级数字同步机的制作方法
【专利摘要】本发明公开了一种基于FPGA高速串行总线的纳秒级数字同步机，所述数字同步机包括依次电连接的出发信号模块、信号隔离模块、FPGA控制时序模块、信号转换模块和脉冲信号输出模块，所述FPGA控制时序模块通过422串口模块与上位机相连接，该技术方案实现了多路延时精度为1ns的脉冲同步触发和脉宽调制，体积小，延时范围宽，脉冲宽度可调，满足了多台大型物理装置的同步触发的不同需求。
【专利说明】
一种基于FPGA高速串行总线的纳秒级数字同步机
技术领域
[0001]本发明涉及数字控制技术领域，特别涉及一种基于FPGA高速串行总线的纳秒级数字同步机。
【背景技术】
[0002]在大型的高能物理科学实验中，由于受到安装位置、运行环境、等因素的影响，并且每路同步触发信号的传输线缆长度各不同，造成每路触发信号存在延时，无法同步到达，为解决多台物理实验装置或者多个通道的高精度的同步触发，需要研制多路数字同步机。
[0003]目前存在的延时同步机存在以下问题:(I)通过人为调节每路信号的传输电缆长度实现，这种方法比较繁琐，精度不高，而且不能实现自动地控制调节延时；(2)2007年12月的《用于超短激光脉冲技术的高精度数字同步机的研究》，采用的是8253计数器和模拟内插延时技术的方式实现延时精度为Ins的高精度延时，输出脉冲晃动值< 500ps，采用计数器法实现Ins的延时精度，其操作过程太过复杂。
[0004]CN 201893762.U的实用新型的延时精度均为1ns，但从实现的技术方案来看，CN201893762.U的实用新型是采用FPGA+高精度的数字延迟线的方法来实现，其装置的面积较大，并且延时范围窄。
[0005]因此需要提供一种新型的数字同步机来避免上述缺陷。
【发明内容】
[0006]针对现有技术的不足，本发明的目的是提供一种基于FPGA高速串行总线的纳秒级数字同步机，实现轻便体积小、精度高延时范围宽的数字同步机，满足多台设备之间延时同步和脉宽调制。
[0007]一种基于FPGA高速串行总线的纳秒级数字同步机，所述数字同步机包括依次电连接的触发信号模块、信号隔离模块、FPGA控制时序模块、信号转换模块和脉冲信号输出模块，所述FPGA控制时序模块通过422串口模块与上位机相连接。
[0008]优选地，所述上位机通过应用软件设置各个通道产生触发脉冲的延时和脉宽。
[0009]优选地，所述基于FPGA高速串行总线的数字同步机输出多路ns级延时同步信号。
[0010]优选地，所述基于FPGA高速串行总线的数字同步机的工作模式包括外同步和自同步触发两种。
[0011 ]优选地，工作模式为外同步触发时，外部输入一路触发信号为基准，其他所有通道的输出脉冲在输入触发信号脉冲的上升沿触发。
[0012]优选地，工作模式为自同步触发时，由FPGA芯片的内部时钟产生一路上升沿触发多路延迟脉冲。
[0013]优选地数字同步机内部的FPGA接收到串口参数后，下发控制每路延时输出电路的延时时间和脉冲宽度参数。
[0014]优选地，所述FPGA控制时序模块包括依次电连接串口收发模块、处理控制模块、并串转换模块和高速串行差分输出引脚，所述处理控制模块还与触发接收模块相连接。
[0015]优选地，所述串口收发模块接收到串口传输来的脉冲延时参数、脉冲宽度参数以及触发模式，发送给所述处理控制模块，所述处理控制模块完成对触发模块的设置，并根据每路脉冲的数据参数计算和设置所述并串转换模块参数的，控制所述并串转换模块，通过FPGA专业高速串行差分输出引脚输出4GHz高速串行差分延时同步脉冲信号。
[0016]本发明的技术方案具有以下有益效果:
本发明提供一种基于FPGA尚速串彳丁总线的纳秒级数字同步机，具有以下优点:
(1)极大的减少了装置的体积。这种方法实现的电路板所用元器件少，主要器件就是FPGA芯片，外围电路元器件极少，这样实现的电路板体积很小，尤其是对多路(多通道)的同步机的实现具有很大的优势，同时对安装空间有要求的设备特别适用；
(2)延时范围很宽。可以从O到分钟量级，而且延时精度不发生变化，达到的技术指标为1ns，延时范围为O—分钟量级，可以任意设置，设置的延时可用上位机软件通过数字同步机的串口通信设置延时参数。
[0017](3)每路输出的脉冲宽度可以改变，脉宽的变化范围从20ns?分钟量级，实际设置到脉宽到几十分钟量级没问题。可以适用于对不同脉冲宽度有要求的设备中，进行脉宽调试。脉宽参数可通过用上位机软件通过数字同步机的串口通信设置延时参数。
[0018](4)本发明的数字同步机有两种工作方式:自触发和外触发方式。自触发是数字同步机内部的FPGA产生基准触发脉冲，其他脉冲以此脉冲为基准按照不同的延时产生;外触发方式是数字同步机内部的FPGA接收外部的触发脉冲作为基准，然后按照设置的延时依次触发其他脉冲。
[0019](5)在有强福射、强电磁干扰环境下，输出通道可米用全光纤传输。
【附图说明】
[0020]下面通过附图和实施例，对本发明的技术方案做进一步的详细描述。
[0021]图1是本发明基于FPGA高速串行总线的纳秒级数字同步机的结构框图；
图2是本发明基于FPGA高速串行总线的纳秒级数字同步机的FPGA内部结构框图。
【具体实施方式】
[0022]为了清楚了解本发明的技术方案，将在下面的描述中提出其详细的结构。显然，本发明实施例的具体施行并不足限于本领域的技术人员所熟悉的特殊细节。本发明的优选实施例详细描述如下，除详细描述的这些实施例外，还可以具有其他实施方式。
[0023]下面结合附图和实施例对本发明做进一步详细说明。
[0024]本发明是针对多台装置在很宽的延时范围内高精度同步及脉宽调制而提供的一种基于FPGA高速串行总线的纳秒级数字同步机，结合图1，所述数字同步机包括依次电连接的触发信号模块、信号隔离模块、FPGA控制时序模块、信号转换模块和脉冲信号输出模块，所述FPGA控制时序模块通过422串口模块与上位机相连接，该数字同步机通过串行通信口RS422与外部计算机(上位机)通信，外部计算机通过应用软件设置各个通道产生触发脉冲的延时和脉宽。基于FPGA高速串行总线的ns高精度延时电路可以输出多路ns级延时同步信号。
[0025]工作方式可以采用外同步和自同步触发两种工作模式，在外同步触发工作模式，外部输入一路触发信号作为基准，其他所有通道的输出脉冲在输入触发信号脉冲的上升沿触发;而在自同步触发工作模式，由FPGA芯片的内部时钟产生一路上升沿触发多路延迟脉冲。
[0026]数字同步机内部的FPGA接收到串口参数后，下发控制每路延时输出电路的延时时间和脉冲宽度参数。根据每路脉冲的数据参数计算和设置并串转换模块参数，控制并串转换模块输出4G高速串行差分延时同步脉冲信号，然后通过信号转换模块转换为单端信号，输出多路延时同步脉冲。
[0027]在FPGA控制时序模块内部，结合图2，所述FPGA控制时序模块包括依次电连接的串口收发模块、处理控制模块、并串转换模块和专业高速串行差分输出引脚，所述处理控制模块还与触发接收模块相连接。串口模块接收到串口传输来的脉冲延时参数、脉冲宽度参数以及触发模式，发送给处理控制模块，处理控制模块完成对触发模块的设置，并根据每路脉冲的数据参数计算和设置并串转换模块参数，控制并串转换模块，通过FPGA专业高速串行差分输出弓I脚输出4GHz高速串行差分延时同步脉冲信号。
[0028]采用上述技术方案，极大的减少了装置的体积。这种方法实现的电路板所用元器件少，主要器件就是FPGA芯片，外围电路元器件极少，这样实现的电路板体积很小，尤其是对多路(多通道)的同步机的实现具有很大的优势，同时对安装空间有要求的设备特别适用;延时范围很宽:可以从O到分钟量级，而且延时精度不发生变化，达到的技术指标为1ns，延时范围为O—分钟量级，可以任意设置，设置的延时可用上位机软件通过数字同步机的串口通信设置延时参数;每路输出的脉冲宽度可以改变，脉宽的变化范围从20ns?分钟量级，实际设置到脉宽到几十分钟量级没问题。可以适用于对不同脉冲宽度有要求的设备中，进行脉宽调试。脉宽参数可通过用上位机软件通过数字同步机的串口通信设置延时参数;本发明的数字同步机有两种工作方式:自同步触发和外同步触发方式。自同步触发是数字同步机内部的FPGA产生基准触发脉冲，其他脉冲以此脉冲为基准按照不同的延时产生；外同步触发方式是数字同步机内部的FPGA接收外部的触发脉冲作为基准，然后按照设置的延时依次触发其他脉冲;在有强辐射、强电磁干扰环境下，输出通道可采用全光纤传输。
[0029]最后应当说明的是:以上实施例仅用以说明本发明的技术方案而非对其限制，尽管参照上述实施例对本发明进行了详细的说明，所属领域的普通技术人员依然可以对本发明的【具体实施方式】进行修改或者等同替换，这些未脱离本发明精神和范围的任何修改或者等同替换，均在申请待批的权利要求保护范围之内。
【主权项】
1.一种基于FPGA高速串行总线的纳秒级数字同步机，其特征在于，所述数字同步机包括依次电连接的触发信号模块、信号隔离模块、FPGA控制时序模块、信号转换模块和脉冲信号输出模块，所述FPGA控制时序模块通过422串口模块与上位机相连接。2.根据权利要求1所述的FPGA高速串行总线的纳秒级数字同步机，其特征在于，所述上位机通过应用软件设置各个通道产生触发脉冲的延时和脉宽。3.根据权利要求2所述的FPGA高速串行总线的纳秒级数字同步机，其特征在于，所述基于FPGA高速串行总线的数字同步机输出多路ns级延时同步信号。4.根据权利要求1所述的FPGA高速串行总线的纳秒级数字同步机，其特征在于，所述基于FPGA高速串行总线的数字同步机的工作模式包括外同步触发和自同步触发两种。5.根据权利要求4所述的FPGA高速串行总线的纳秒级数字同步机，其特征在于，工作模式为外同步触发时，外部输入一路触发信号为基准，其他所有通道的输出脉冲在输入触发信号脉冲的上升沿触发。6.根据权利要求4所述的FPGA高速串行总线的纳秒级数字同步机，其特征在于，工作模式为自同步触发时，由FPGA芯片的内部时钟产生一路上升沿触发多路延迟脉冲。7.根据权利要求5或者6所述的FPGA高速串行总线的纳秒级数字同步机，其特征在于，所述数字同步机内部的FPGA接收到串口参数后，下发控制每路延时输出电路的延时时间和脉冲宽度参数。8.根据权利要求7所述的FPGA高速串行总线的纳秒级数字同步机，其特征在于，所述FPGA控制时序模块包括依次电连接的串口收发模块、处理控制模块、并串转换模块和专业高速串行差分输出引脚，所述处理控制模块还与触发接收模块相连接。9.根据权利要求8述的FPGA高速串行总线的纳秒级数字同步机，其特征在于，所述串口收发模块接收到串口传输来的脉冲延时参数、脉冲宽度参数以及触发模式，发送给所述处理控制模块，所述处理控制模块完成对触发模块的设置，并根据每路脉冲的数据参数计算和设置所述并串转换模块参数的，控制所述并串转换模块，通过FPGA专业高速串行差分输出弓I脚输出4GHz高速串行差分延时同步脉冲信号。
【文档编号】H03K5/131GK105827222SQ201610330118
【公开日】2016年8月3日
【申请日】2016年5月18日
【发明人】卓红艳, 刘志强, 孟凡宝, 胡进光, 葛成良, 彭文, 张家如
【申请人】中国工程物理研究院应用电子学研究所