一种串行总线接口芯片、串行总线传输系统及方法
【专利摘要】本发明公开了一种串行总线接口芯片、串行总线传输系统及方法。该串行总线接口芯片包括电连接的总线接口电路和逻辑处理电路，总线接口电路包括两个数据接口及两个时钟接口，逻辑处理电路在上电后根据所述两个数据接口或所述两个时钟接口的电平翻转确定串行控制方向，即，确定每个数据接口和时钟接口分别为输入接口或输出接口，然后进入指令等待状态；若逻辑处理电路收到地址发布指令，则从输入接口接收地址信号，而且产生新的地址信号，并将所述新的地址信号输出。实施本发明的技术方案，可降低串行总线传输系统的成本。
【专利说明】一种串行总线接口芯片、串行总线传输系统及方法
【技术领域】
[0001]本发明涉及通信的串行总线【技术领域】，尤其是涉及一种串行总线接口芯片、串行总线传输系统及方法。
【背景技术】
[0002]在利用串行总线组网的通信系统中，一般包括主控设备和多个从设备。当主控设备与多个从设备通信时，每个从设备都必需设定独一无二的地址码，才能保证主控设备识别某一个特定的从设备。从设备的控制总线分成串行和并行两大类，由于并行总线所用到的控制线都在8根以上，所以在这种并行总线在某些应用中很少采用。目前串行总线主要有以下三种总线:SPI总线、I2C总线和IW总线。这三种总线都需要对从设备的串行总线接口芯片进行寻址，而且，无法判断串行总线接口芯片在整个通信系统中的串联顺序。因此，迫切需要一种串行总线接口芯片，不需要设定从设备的地址并可以识别判断芯片所在线路板的串联顺序，同时也可以降低串行通信系统的成本。
【发明内容】
[0003]本发明要解决的技术问题在于，针对现有技术的上述成本高的缺陷，提供一种成本低的串行总线接口芯片、串行总线传输系统及方法。
[0004]本发明解决其技术问题所采用的技术方案是:构造一种串行总线接口芯片，与从设备被控对象相连，所述串行总线接口芯片包括电连接的总线接口电路和逻辑处理电路，所述总线接口电路包括两个双向数据接口及分别与每个数据接口相对应的两个双向时钟接口，而且，
[0005]所述逻辑处理电路在上电后根据所述两个数据接口或所述两个时钟接口的电平翻转确定串行控制方向，即，确定每个数据接口和时钟接口分别为输入接口或输出接口，然后进入指令等待状态；
[0006]若所述逻辑处理电路收到地址发布指令，则从输入接口接收地址信号，而且产生新的地址信号，并将所述新的地址信号输出。
[0007]在本发明所述的串行总线接口芯片中，若所述逻辑处理电路收到控制指令，则所述两个数据接口根据控制指令变换传输方向，所述两个时钟接口在确定串行控制方向后保持时钟传输方向不变。
[0008]在本发明所述的串行总线接口芯片中，
[0009]若所述逻辑处理电路收到读指令，则判断读取地址与该串行总线接口芯片的地址是否匹配，若匹配，则进入读出状态，而且，在读出状态，将指令等待状态中的数据输入接口设置为数据输出接口 ；若不匹配，则进入读服务状态，而且，在读服务状态，将指令等待状态中的数据输入接口设置为数据输出接口，将指令等待状态中的数据输出接口设置为数据输入接口。
[0010]在本发明所述的串行总线接口芯片中，[0011]若所述逻辑处理电路收到写指令，则判断写地址与该串行总线接口芯片的地址是否匹配，若匹配，则进入写入状态，而且，在写入状态，将指令等待状态中的数据输入接口依然设置为数据输入接口 ；若不匹配，则进入写服务状态，而且，在写服务状态，将指令等待状态中的数据输入接口依然设置为数据输入接口，将指令等待状态中的数据输出接口依然设置为数据输出接口。
[0012]在本发明所述的串行总线接口芯片中，所述串行总线接口芯片内置或外接存储器。
[0013]本发明还构造一种串行总线传输系统，包括主设备和多个从设备，每个从设备均包括从设备被控对象，所述从设备还包括以上所述的串行总线接口芯片，所述串行总线接口芯片与所述从设备被控对象相连，而且，若特定串行总线接口芯片所属的从设备为非第一个从设备也非最后一个从设备，则该串行总线接口芯片的第一数据接口与前一个从设备的串行总线接口芯片的第二数据接口相连，该串行总线接口芯片的第一时钟接口与前一个从设备的串行总线接口芯片的第二时钟接口相连；若特定串行总线接口芯片所属的从设备为第一个从设备，则该串行总线接口芯片的第一数据接口与主设备相连，该串行总线接口芯片的第一时钟接口与主设备相连；若特定串行总线接口芯片所属的从设备为最后一个从设备，则该串行总线接口芯片的第一数据接口与前一个从设备的的串行总线接口芯片的第二数据接口相连，该串行总线接口芯片的第一时钟接口与前一个从设备的串行总线接口芯片的第二时钟接口相连，该串行总线接口芯片的第二数据接口、第二时钟接口悬空。
[0014]本发明还构造一种串行总线传输方法，包括:
[0015]A.从设备的逻辑处理电路在上电后根据所述两个数据接口或所述两个时钟接口的电平翻转确定串行控制方向，即，确定每个数据接口和时钟接口分别为输入接口或输出接口，然后进入指令等待状态；
[0016]B.若所述逻辑处理电路收到地址发布指令，则从输入接口接收地址信号，而且产生新的地址信号，并将所述新的地址信号输出。
[0017]在本发明所述的串行总线传输方法中，在所述步骤A之后，还包括:
[0018]C.若从设备的逻辑处理电路收到控制指令，则所述两个数据接口根据控制指令变换传输方向，所述两个时钟接口在确定串行控制方向后保持时钟传输方向不变。
[0019]在本发明所述的串行总线传输方法中，所述步骤C包括:
[0020]Cl.若从设备的逻辑处理电路收到读指令，则判断读取地址与该串行总线接口芯片的地址是否匹配，若匹配，则进入读出状态，而且，在读出状态，将指令等待状态中的数据输入接口设置为数据输出接口 ；若不匹配，则进入读服务状态，而且，在读服务状态，将指令等待状态中的数据输入接口设置为数据输出接口，将指令等待状态中的数据输出接口设置为数据输入接口。
[0021]在本发明所述的串行总线传输方法中，所述步骤C包括:
[0022]C2.若从设备的逻辑处理电路收到写指令，则判断写地址与该串行总线接口芯片的地址是否匹配，若匹配，则进入写入状态，而且，在写入状态，将指令等待状态中的数据输入接口依然设置为数据输入接口 ；若不匹配，则进入写服务状态，而且，在写服务状态，将指令等待状态中的数据输入接口依然设置为数据输入接口，将指令等待状态中的数据输出接口依然设置为数据输出接口。[0023]在本发明所述的串行总线传输方法中，所述步骤A包括:
[0024]Al.从设备的逻辑处理电路在上电后处于空闲状态并对时钟计数清零；
[0025]A2.在空闲状态，设置两个数据接口均为输入接口，监听两个时钟接口的时钟信号并对时钟信号分别进行计数；
[0026]A3.分别判断时钟计数是否到达设定阈值，若是，则执行步骤A4 ;若否，则重复执行步骤A3 ；
[0027]A4.根据以下方法确定串行控制方向:将时钟计数首先到达设定阈值的时钟接口所对应的数据接口作为输入接口，将另一个数据接口作为输出接口。
[0028]在本发明所述的串行总线传输方法中，所述步骤B包括:
[0029]B1.若所述逻辑处理电路收到地址发布指令，则开始监听时钟信号；
[0030]B2.若在收到第i个时钟信号后输入接口的电平发生变换，i为自然数且与该串行总线接口芯片在全部从设备的串行总线接口芯片中的串联序号相关，则确定i为该串行总线接口芯片的地址；
[0031]B3.根据下一个串行总线接口芯片与串联序号的关系，控制输出接口在相应的时钟信号后输出电平变换信号。
[0032]实施本发明的技术方案，不需要专门为每一个串行总线接口芯片设定通信地址，在确定了串行控制方向后，就可实现动态地址编码，因此从设备本身不需要专门的地址设置电路，从而降低了串行总线传输系统的成本。
【专利附图】
【附图说明】
[0033]下面将结合附图及实施例对本发明作进一步说明，附图中:
[0034]图1是本发明串行总线传输系统实施例一的逻辑图；
[0035]图2是本发明串行总线接口芯片实施例一的逻辑图；
[0036]图3是本发明串行总线传输方法实施例一的流程图；
[0037]图4是本发明串行总线传输方法实施例二的流程图；
[0038]图5A-图5G为本发明串行总线传输系统的七种状态的逻辑图。
【具体实施方式】
[0039]图1是本发明串行总线传输系统实施例一的逻辑图，该串行总线传输系统包括主设备和多个从设备1、2、3(图中仅示出了三个)，每个从设备都包括电连接的从设备被控对象和串行总线接口芯片。主设备通过两根信号线构成的串行总线串联起多个从设备，一根是数据信号线，一根是时钟信号线。即，主设备通过数据信号线与从设备I的串行总线接口芯片连接；从设备I的串行总线接口芯片通过数据信号线与从设备2的串行总线接口芯片连接，依次类推。同时，主设备通过时钟信号线为从设备I提供时钟信号，每一个从设备通过时钟信号线为下一个串联的从设备提供时钟信号。每一个从设备的串行总线接口芯片监测控制命令，在服务状态中，根据所检测的控制命令的需要为下一个与其串联的从设备的串行总线接口芯片提供透明左传或右传的服务。这样，主设备可对每个从设备的必要的数据进行读写操作或对每个从设备进行相应的控制和监控。
[0040]图2是本发明串行总线接口芯片实施例一的逻辑图，该串行总线接口芯片包括电连接的总线接口电路和逻辑处理电路，其中，总线接口电路包括两个双向数据接口及分别与每个数据接口相对应的两个双向时钟接口，两个数据接口分别为第一数据接口、第二数据接口，两个时钟接口分别为第一时钟接口、第二时钟接口。在多个不同的从设备之间，后一个从设备的第一数据接口与前一个从设备的第二数据接口连接，第一个从设备的第一数据接口与主设备相连，最后一个从设备的第二数据接口悬空。另外，在多个不同的从设备之间，后一个从设备的第一时钟接口与前一个从设备的第二时钟接口连接，第一个从设备的第一时钟接口与主设备相连，最后一个从设备的第二时钟接口悬空。而且，第一数据接口和第二数据接口之间只需要一根信号线，并且都是双向接口。第一数据接口和第二数据接口接收逻辑处理电路的控制实现左传功能和右传功能。第一时钟接口和第二时钟接口之间只需一根信号线，并且都是双向接口。第一、第二时钟接口接收时钟信号，以使逻辑处理电路能从外部接收时钟信号。
[0041 ] 逻辑处理电路在上电后根据两个数据接口或两个时钟接口的电平翻转确定串行控制方向，即，确定每个数据接口和时钟接口分别为输入接口或输出接口，然后进入指令等待状态。例如，在一个例子中，逻辑处理电路在上电后处于空闲状态并对时钟计数清零，而且，在空闲状态，设置两个数据接口均为输入接口，监听时钟信号并根据对时钟信号的计数确定串行控制方向，即，确定每个数据接口和时钟接口分别为输入接口或输出接口，可按以下方法确定串行控制方向:将时钟计数首先到达设定阈值的时钟接口所对应的数据接口作为输入接口，将另一个数据接口作为输出接口，与数据输入接口相对应的时钟接口为时钟输入接口，与数据输出接口相对应的时钟接口为时钟输出接口。在确定了串行控制方向后进入指令等待状态；当然，以上只是本发明的一个具体实施例，逻辑处理电路在上电后还可根据两个数据接口电平翻转确定串行控制方向，例如，首先发生电平翻转的数据接口或电平翻转次数达到预设次数的数据接口为输入接口，另一个数据接口为输出接口，然后相应地确定两个时钟接口的方向。
[0042]若所述逻辑处理电路收到地址发布指令，则从输入接口接收地址信号，而且产生新的地址信号，该新的地址信号保证在串行总线传输系统中的唯一，并将所述新的地址信号通过输出接口输出。例如，在一个具体实施例中，若所述逻辑处理电路收到地址发布指令，则开始监听时钟信号，而且，若在收到第i个时钟信号后输入接口的电平发生变换，i为自然数且与该串行总线接口芯片在全部从设备的串行总线接口芯片中的串联序号相关，则确定i为该串行总线接口芯片的地址，同时，根据下一个串行总线接口芯片与串联序号的关系，控制输出接口在相应的时钟信号后输出电平变换信号。在一个例子中，可设定从设备的串行总线接口芯片的地址即为串联序号，此时，第一个从设备的串行总线接口芯片在收到第I个时钟信号后，其输入接口(例如，第一数据接口)的电平发生变换(例如，由高电平变低电平)，此时，可确定该第一个从设备的串行总线接口芯片的地址为I。然后，第一个从设备的串行总线接口芯片的输出接口(例如，第二数据接口)在其逻辑处理电路的控制下,在第2个时钟信号后输出电平变换信号(例如，由高电平变低电平)，相应地，第二个从设备的串行总线接口芯片在收到第2个时钟信号后，其输入接口(例如第一数据接口，该第一数据接口与第一个从设备的第二数据接口相连)的电平发生变换(例如，由高电平变低电平)，此时，可确定该第二个从设备的串行总线接口芯片的地址为2，依次类推，可依次确定后续从设备的串行总线接口芯片的地址。当然，在其它实施例中，从设备的串行总线接口芯片的地址与该串行总线接口芯片的串联序号的关系还可为一次函数关系或其它一对一的关系。同样需说明的是，以上只是本发明的一个具体实施例，当然，串行总线接口芯片的输入接口也可直接接收地址信号，且该地址与该串行总线接口芯片在全部从设备的串行总线接口芯片中的串联序号不相关。
[0043]实施以上技术方案，不需要专门为每一个串行总线接口芯片设定通信地址，在确定了串行控制方向后，可根据每个从设备的串行总线接口芯片在整个从设备的串行总线接口芯片中的串联序号，就可实现动态地址编码，即，每个串行总线接口芯片的“串联顺序”相当于通信地址，即主控设备是严格按照从设备的串联顺序，一个一个地进行数据读写操作，因此从设备本身不需要专门的地址设置电路，从而降低了串行总线传输系统的成本。
[0044]若逻辑处理电路收到控制指令，则两个数据接口根据控制指令变换传输方向，两个时钟接口在确定串行控制方向后保持时钟传输方向不变。
[0045]例如，若逻辑处理电路收到读指令，则判断读取地址与该串行总线接口芯片的地址是否匹配，若匹配，则进入读出状态，而且，在读出状态，将指令等待状态中的输入接口(例如，第一数据接口)设置为输出接口，该第一数据接口输出读出的本地数据，在连续读出若干比特数据后进入指令等待状态，在指令等待状态，原输入接口(第一数据接口)依然为输入接口，原输出接口(第二数据接口)依然为输出接口，输出接口输出输入接口的数据，即将控制命令或数据通过“右传通道”传递到下一个串行总线接口芯片。
[0046]若逻辑处理电路收到读指令，且判断读取地址与该串行总线接口芯片的地址不匹配，则进入读服务状态，而且，在读服务状态，将指令等待状态中的输入接口设置为输出接口，将指令等待状态中的输出接口设置为输入接口，此时，该串行总线接口芯片负责将下一个串行总线接口芯片读出的数据通过左传通道传递到前一个串行总线接口芯片。
[0047]再例如，若所述逻辑处理电路收到写指令，则判断写地址与该串行总线接口芯片的地址是否匹配，若匹配，则进入写入状态，而且，在写入状态，将指令等待状态中的输入接口(例如，第一数据接口)依然设置为输入接口，开始向该从设备写入比特数据。然后，进入指令等待状态，在指令等待状态，原输入接口(第一数据接口)依然为输入接口，原输出接口(第二数据接口)依然为输出接口，输出接口输出输入接口的数据，即将控制命令或数据通过“右传通道”传递到下一个串行总线接口芯片。另外，还需要说明的是，以上只是本发明的一个实施例，在其它实施例中，在写入状态，将指令等待状态中的输入接口(例如，第一数据接口)依然设置为输入接口，将指令等待状态中的输出接口(例如，第二数据接口)设置为输出接口。
[0048]若所述逻辑处理电路收到写指令，且判断写地址与该串行总线接口芯片的地址不匹配，则进入写服务状态，而且，在写服务状态，将指令等待状态中的输入接口(第一数据接口)依然设置为输入接口，将指令等待状态中的输出接口(第二数据接口)依然设置为输出接口，继续通过右传通道向下一个串行总线接口芯片传递要写入的数据。
[0049]依次类推，当有多个串行总线接口芯片或包括串行总线接口芯片的从设备时，可以按照串联顺序识别每一个串行总线接口芯片或包括串行总线接口芯片的从设备，并完成数据的读写操作或控制指令的传输。
[0050]最后，还需说明的是，逻辑处理电路在任何状态下无法接收到特定数量的时钟信号就进入空闲状态，或者通过接收命令进入空闲状态。读状态、读服务状态、写状态、写服务状态以及地址发布状态，统称为工作状态，在工作状态结束后，串行总线接口芯片自动回到指令等待状态。
[0051]另外，由于读写控制接口是双向信号接口，作为本地存储或控制系统的接口，可以与存储器(比如PR0M\R0M等)电连接，完成芯片功能扩展，存储器可以作为外接存储器接入芯片，也可封装在串行总线接口芯片中作为片上存储。
[0052]图3是本发明串行总线传输方法实施例一的流程图，该串行总线传输方法包括:
[0053]A.从设备的逻辑处理电路在上电后根据所述两个数据接口或所述两个时钟接口的电平翻转确定串行控制方向，即，确定每个数据接口和时钟接口分别为输入接口或输出接口，然后进入指令等待状态；
[0054]B.若所述逻辑处理电路收到地址发布指令，则从输入接口接收地址信号，而且产生新的地址信号，并将所述新的地址信号输出，该新的地址信号保证在串行总线传输系统中的唯一。
[0055]在步骤A之后，还包括:
[0056]C.若从设备的逻辑处理电路收到控制指令，则所述两个数据接口根据控制指令变换传输方向，所述两个时钟接口在确定串行控制方向后保持时钟传输方向不变。优选地，步骤A具体包括:
[0057]Al.从设备的逻辑处理电路在上电后处于空闲状态并对时钟计数清零；
[0058]A2.在空闲状态，设置两个数据接口均为输入接口，监听两个时钟接口的时钟信号并对时钟信号分别进行计数；
[0059]A3.分别判断时钟计数是否到达设定阈值，若是，则执行步骤A4 ;若否，则重复执行步骤A3 ；
[0060]A4.根据以下方法确定串行控制方向:将时钟计数首先到达设定阈值的时钟接口所对应的数据接口作为输入接口，将另一个数据接口作为输出接口。
[0061 ] 优选地,步骤B具体包括:
[0062]B1.若所述逻辑处理电路收到地址发布指令，则开始监听时钟信号；
[0063]B2.若在收到第i个时钟信号后输入接口的电平发生变换，i为自然数且与该串行总线接口芯片在全部从设备的串行总线接口芯片中的串联序号相关，则确定i为该串行总线接口芯片的地址；
[0064]B3.根据下一个串行总线接口芯片与串联序号的关系，控制输出接口在相应的时钟信号后输出电平变换信号。
[0065]图4是本发明串行总线传输方法实施例二的流程图，首先说明的是，逻辑处理电路接收的控制命令包括:读指令(CMD_RD)、写指令(CMD_WR)和分配地址命令(CMD_ADD)，而且，逻辑处理电路可实现以下逻辑状态的控制:
[0066]I) IDLE (空闲状态):结合图5A，第一数据接口为输入状态，第二数据接口为输入，第一时钟接口为输入状态，第二时钟接口为输入状态，等待时钟计数确定串行控制方向；
[0067]2) WAIT (指令等待状态):结合图5B，第一数据接口为输入状态，第二数据接口为输出状态，第一时钟接口为输入状态，第二时钟接口为输出状态，等待第一数据接口的串行CMD_RD、CMD_WR 或 CMD_ADD 命令；
[0068]3)READ(读出状态):若需读出第二个串行总线接口芯片的数据，则结合图5C，该第二个串行总线接口芯片的第一数据接口为输出状态，第二数据接口输入状态，第一时钟接口为输入状态，第二时钟接口为输出状态，，每I个时钟信号(CLK)输出Ibit本地读出的数据；
[0069]4)WRITE(写入状态):若需向第二个串行总线接口芯片写入数据，则结合图该第二个串行总线接口芯片的第一数据接口为输入状态，第二数据接口为输出状态，第一时钟接口为输入状态，第二时钟接口为输出状态，每I个时钟信号(CLK)写入本地Ibit的数据；
[0070]5)RS(读服务状态):若需读出第二个串行总线接口芯片的数据，则结合图5E，其它两个串行总线接口芯片的第一数据接口为输出状态，第二数据接口为输入状态，第二数据接口通过第一数据接口输出，第一时钟接口为输入状态，第二时钟接口为输出状态；
[0071]6)WS(写服务状态):若需向第二个串行总线接口芯片写入数据，则结合图5F，其它两个串行总线接口芯片的第一数据接口为输入状态，第二数据接口为输出状态，第一数据接口通过第二数据接口输出，第一时钟接口为输入状态，第二时钟接口为输出状态；
[0072]7) ADD (分配地址):结合图5G，第一数据接口为输入状态，第二数据接口为输出状态，第一时钟接口为输入状态，第二时钟接口为输出状态，第一数据接口通过第二数据接口输出，在第i个时钟收到地址命令则此芯片地址为n，并且芯片在下一个时钟向第二数据接口输出地址命令，为下一个芯片分配地址。
[0073]从设备的逻辑处理电路在上电后处于空闲状态并对时钟计数清零，在空闲状态，等待时钟计数判定串行控制方向，在方向判定完之后进入指令等待态。
[0074]在指令等待态若接收到读指令，而且地址匹配则进入读出状态，否则进入读服务状态，在读状态或读服务状态结束后进入指令等待态。而且，在读出状态，将指令等待状态中的输入接口设置为输出接口。在读服务状态，将指令等待状态中的输入接口设置为输出接口，将指令等待状态中的输出接口设置为输入接口。
[0075]在指令等待态若收到写指令，而且地址匹配则进入写状态，否则进入写服务状态，在写状态或写服务状态结束后进入指令等待态。而且，在写入状态，将指令等待状态中的输入接口依然设置为输入接口。在写服务状态，将指令等待状态中的输入接口依然设置为输入接口，将指令等待状态中的输出接口依然设置为输出接口。
[0076]在指令等待态若收到地址发布指令，则进入地址发布状态，在地址发布结束后回到指令等待状态。在地址发布状态中，若在收到第i个时钟信号后输入接口的电平发生变换，i为自然数且与该串行总线接口芯片在全部从设备的串行总线接口芯片中的串联序号相关，则确定i为该串行总线接口芯片的地址，同时，根据下一个串行总线接口芯片与串联序号的关系，控制输出接口在相应的时钟信号后输出电平变换信号。
[0077]以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改、组合和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的权利要求范围之内。
【权利要求】
1.一种串行总线接口芯片，与从设备被控对象相连，其特征在于，所述串行总线接口芯片包括电连接的总线接口电路和逻辑处理电路，所述总线接口电路包括两个双向数据接口及分别与每个数据接口相对应的两个双向时钟接口，而且， 所述逻辑处理电路在上电后根据所述两个数据接口或所述两个时钟接口的电平翻转确定串行控制方向，即，确定每个数据接口和时钟接口分别为输入接口或输出接口，然后进入指令等待状态； 若所述逻辑处理电路收到地址发布指令，则从输入接口接收地址信号，而且产生新的地址信号，并将所述新的地址信号输出。
2.根据权利要求1所述的串行总线接口芯片，其特征在于，若所述逻辑处理电路收到控制指令，则所述两个数据接口根据控制指令变换传输方向，所述两个时钟接口在确定串行控制方向后保持时钟传输方向不变。
3.根据权利要求2所述的串行总线接口芯片，其特征在于， 若所述逻辑处理电路收到读指令，则判断读取地址与该串行总线接口芯片的地址是否匹配，若匹配，则进入读出状态，而且，在读出状态，将指令等待状态中的数据输入接口设置为数据输出接口 ；若不匹配，则进入读服务状态，而且，在读服务状态，将指令等待状态中的数据输入接口设置为数据输出接口，将指令等待状态中的数据输出接口设置为数据输入接□。
4.根据权利要求2所述的串行总线接口芯片，其特征在于， 若所述逻辑处理电路收到写指令，则判断写地址与该串行总线接口芯片的地址是否匹配，若匹配，则进入写入状态，而且，在写入状态，将指令等待状态中的数据输入接口依然设置为数据输入接口 ；若不匹配，则进入写服务状态，而且，在写服务状态，将指令等待状态中的数据输入接口依然设置为数 据输入接口，将指令等待状态中的数据输出接口依然设置为数据输出接口。
5.根据权利要求1所述的串行总线接口芯片，其特征在于，所述串行总线接口芯片内置或外接存储器。
6.一种串行总线传输系统，包括主设备和多个从设备，每个从设备均包括从设备被控对象，其特征在于，所述从设备还包括权利要求1-5任一项所述的串行总线接口芯片，所述串行总线接口芯片与所述从设备被控对象相连，而且，若特定串行总线接口芯片所属的从设备为非第一个从设备也非最后一个从设备，则该串行总线接口芯片的第一数据接口与前一个从设备的串行总线接口芯片的第二数据接口相连，该串行总线接口芯片的第一时钟接口与前一个从设备的串行总线接口芯片的第二时钟接口相连；若特定串行总线接口芯片所属的从设备为第一个从设备，则该串行总线接口芯片的第一数据接口与主设备相连，该串行总线接口芯片的第一时钟接口与主设备相连；若特定串行总线接口芯片所属的从设备为最后一个从设备，则该串行总线接口芯片的第一数据接口与前一个从设备的串行总线接口芯片的第二数据接口相连，该串行总线接口芯片的第一时钟接口与前一个从设备的串行总线接口芯片的第二时钟接口相连，该串行总线接口芯片的第二数据接口、第二时钟接口悬空。
7.—种串行总线传输方法,其特征在于,包括: A.从设备的逻辑处理电路在上电后根据所述两个数据接口或所述两个时钟接口的电平翻转确定串行控制方向，即，确定每个数据接口和时钟接口分别为输入接口或输出接口，然后进入指令等待状态； B.若所述逻辑处理电路收到地址发布指令，则从输入接口接收地址信号，而且产生新的地址信号，并将所述新的地址信号输出。
8.根据权利要求7所述的串行总线传输方法，其特征在于，在所述步骤A之后，还包括: C.若从设备的逻辑处理电路收到控制指令，则所述两个数据接口根据控制指令变换传输方向，所述两个时钟接口在确定串行控制方向后保持时钟传输方向不变。
9.根据权利要求8所述的串行总线传输方法，其特征在于，所述步骤C包括: Cl.若从设备的逻辑处理电路收到读指令，则判断读取地址与该串行总线接口芯片的地址是否匹配，若匹配，则进入读出状态，而且，在读出状态，将指令等待状态中的数据输入接口设置为数据输出接口 ；若不匹配，则进入读服务状态，而且，在读服务状态，将指令等待状态中的数据输入接口设置为数据输出接口，将指令等待状态中的数据输出接口设置为数据输入接口。
10.根据权利要求6所述的串行总线传输方法，其特征在于，所述步骤C包括:` C2.若从设备的逻辑处理电路收到写指令，则判断写地址与该串行总线接口芯片的地址是否匹配，若匹配，则进入写入状态，而且，在写入状态，将指令等待状态中的数据输入接口依然设置为数据输入接口 ；若不匹配，则进入写服务状态，而且，在写服务状态，将指令等待状态中的数据输入接口依然设置为数据输入接口，将指令等待状态中的数据输出接口依然设置为数据输出接口。
11.根据权利要求6所述的串行总线传输方法，其特征在于，所述步骤A包括: Al.从设备的逻辑处理电路在上电后处于空闲状态并对时钟计数清零； A2.在空闲状态，设置两个数据接口均为输入接口，监听两个时钟接口的时钟信号并对时钟信号分别进行计数； A3.分别判断时钟计数是否到达设定阈值，若是，则执行步骤A4 ;若否，则重复执行步骤A3 ； A4.根据以下方法确定串行控制方向:将时钟计数首先到达设定阈值的时钟接口所对应的数据接口作为输入接口，将另一个数据接口作为输出接口。
12.根据权利要求7所述的串行总线传输方法，其特征在于，所述步骤B包括: B1.若所述逻辑处理电路收到地址发布指令，则开始监听时钟信号； B2.若在收到第i个时钟信号后输入接口的电平发生变换，i为自然数且与该串行总线接口芯片在全部从设备的串行总线接口芯片中的串联序号相关，则确定i为该串行总线接口芯片的地址； B3.根据下一个串行总线接口芯片与串联序号的关系，控制输出接口在相应的时钟信号后输出电平变换信号。
【文档编号】G06F13/40GK103500154SQ201310414135
【公开日】2014年1月8日 申请日期:2013年9月11日 优先权日:2013年9月11日
【发明者】胡家同 申请人:深圳市摩西尔电子有限公司