一种自定义总线及其实现方法
【专利摘要】本发明涉及一种自定义总线及其实现方法，其包括以下步骤：设置一包括背板、主板、发射板和若干接收板的总线，在主板中设置主控单元、第一可编程逻辑器件、第一单片机和晶体振荡器，在发射板中设置第二编程逻辑器件和第二单片机，在接收板中设置第三编程逻辑器件和第三单片机，第一编程逻辑器件与第二编程逻辑器件之间以及第一编程逻辑器件与第三编程逻辑器件之间均设置高速总线，用于传输实时控制数据、复位信号、握手信号、预留信号、总线时钟信号和传输同步时钟信号；第一单片机与第二单片机之间以及第一单片机与第三单片机之间设置低速总线，用于传输初始化信号或随机检测信号。本发明可以广泛应用于磁共振谱仪系统中。
【专利说明】一种自定义总线及其实现方法
【技术领域】
[0001]本发明涉及一种总线及其实现方法，特别是关于一种用于磁共振谱仪系统的自定义总线及其实现方法
【背景技术】
[0002]目前，采集卡、频谱仪以及一些大型通讯、数据处理等设备内部多采用通用高速总线进行数据传输，通用高速总线可以采用PCKPeripheral Component Interconnect,外设部件互联标准)总线、PCIe (PCI Express,新一代总线接口)总线或网络等方式。通用高速总线具有速度快、能够与其他设备兼容等优点。例如PCIe目前最高的16X2.0版本可达到lOGb/s，网络通讯也可以达到lGb/s。然而使用通用高速总线存在两个规避不了的问题，即协议问题和数据实时传输的问题。不仅硬件上需要很多专用芯片的支持，而且在操作系统应用软件层面也需要复杂的协议支持。
[0003]通用高速总线适合一般的应用环境，但是在特定的功能要求下，通用高速总线就显得复杂且繁琐。采用通用高速总线对零星数据进行传输时存在以下问题:(1)不能够将零星数据封装成大块数据进行传输，而且长时间占用通用高速总线，会造成零星数据的堵塞。(2)检测或者控制信号排在数据队列中等待顺序发送，容易造成时间上的延误。(3)零星数据被协议封装完成后，会增加很多额外数据，使通讯有效性下降。(4)硬件和软件的设计过程复杂而且现有的数据采集设备都是采用单一的高速总线进行数据传输的，其软件设计比较复杂，缺少对设备控制的灵活性。(5)通用高速总线不能满足数据实时传输的要求。
【发明内容】
[0004]针对上述问题，本发明的目的是提供一种能够满足数据实时传输要求、通讯协议简单的自定义总线及其实现方法。
[0005]为实现上述目的，本发明采取以下技术方案:一种自定义总线，其特征在于:它包括背板、主板、发射板和若干接收板；所述背板采用无源设计，仅起连接作用；所述主板以板卡形式或者普通线缆与所述背板连接，所述发射板和接收板分别以板卡形式插接在所述背板上；所述主板通过所述背板将产生的时钟信号、实时控制数据、总线控制信号和低速信号分别传输至所述发射板和接收板；所述发射板将接收到的信号进行处理后输出射频或梯度信号，所述接收板根据接收到的总线控制信号按照给定参数接收磁共振信号，并将接收到的磁共振信号通过所述背板传输至所述主板。
[0006]在所述主板中设置主控单元、第一可编程逻辑器件、第一单片机和晶体振荡器，在所述发射板中设置第二编程逻辑器件和第二单片机，在所述接收板中设置第三编程逻辑器件和第三单片机；在所述第一可编程逻辑器件与第二编程逻辑器件之间以及所述第一可编程逻辑器件与第三编程逻辑器件之间分别设置32路下行控制总线、I路总线时钟信号线、I路传输同步时钟信号线、I路复位信号线、4路握手信号线和I路预留信号线以及在所述第一可编程逻辑器件与第三编程逻辑器件之间设置32路上行接收总线；在所述第一单片机与第二单片机之间以及所述第一单片机与第三单片机之间设置低速总线。
[0007]所述第一可编程逻辑器件、第二编程逻辑器件和第三编程逻辑器件均采用FPGA和CPLD中的一种。
[0008]将所述第一单片机的数据线和地址线与所述第一可编程逻辑器件连接，使所述第一可编程逻辑器件的RAM和IO 口成为所述第一单片机的外部XRAM ;将所述第二单片机的数据线和地址线与所述第二可编程逻辑器件连接，使所述第二可编程逻辑器件的RAM和IO口成为所述第二单片机的外部XRAM ;将所述第三单片机的数据线和地址线与所述第三可编程逻辑器件连接，使所述第三可编程逻辑器件的RAM和IO 口成为所述第三单片机的外部XRAM0
[0009]在所述第一可编程逻辑器件中设置用于选择采用高速总线或低速总线传输数据的标志位。
[0010]连接所述主板与背板用于传输低速信号的线缆采用422总线、485总线、I2C总线和CAN总线中的一种。
[0011]所述时钟信号包括总线时钟信号和传输同步时钟信号，所述总线时钟信号和传输同步时钟信号均设置为小于等于200MHZ的信号；总线控制信号包括复位信号和握手信号；低速信号包括初始化信号和随机检测信号。
[0012]一种所述自定义总线的实现方法，其包括以下步骤:1)设置一包括背板、主板、发射板和若干接收板的总线；在主板中设置主控单元、第一可编程逻辑器件、第一单片机和晶体振荡器，在发射板中设置第二编程逻辑器件和第二单片机，在接收板中设置第三编程逻辑器件和第三单片机；2)在第一可编程逻辑器件与第二编程逻辑器件之间以及第一可编程逻辑器件与第三编程逻辑器件之间分别设置32路下行控制总线、I路总线时钟信号线、I路传输同步时钟信号线、I路复位信号线、4路握手信号线和I路预留信号线，在第一可编程逻辑器件与第三编程逻辑器件之间设置32路上行接收总线；在第一单片机与第二单片机之间以及第一单片机与第三单片机之间分别设置低速总线；3)晶体振荡器产生一时钟信号并传输至第一可编程逻辑器件，由第一可编程逻辑器件对时钟信号进行整形、分频处理后生成一总线时钟信号和一传输同步时钟信号，总线时钟信号和传输同步时钟信号通过总线时钟信号线和传输同步时钟信号线均分别传输至第二编程逻辑器件和第三编程逻辑器件；4)主控单元产生实时控制数据并传输至第一可编程逻辑器件，传输同步时钟的上升沿表示一个传输周期的开始，在每个传输周期中的每个总线时钟，第一可编程逻辑器件通过各下行控制总线将接收到的实时控制数据定义成固定数据格式分别发送至发射板和接收板，经发射板上的第二编程逻辑器件处理后输出梯度信号或射频信号，经接收板上的第三编程逻辑器件处理后使接收板按照主控单元给定的参数接收磁共振信号；5)第三编程逻辑器件接收到第一可编程逻辑器件发送的握手信号后，通过上行接收总线将接收到的磁共振信号定义成固定数据格式并传输至主板；当第一个传输同步时钟的上升沿开始时，第一个传输周期开始，通过上行接收总线接收板将接收到的N路磁共振信号定义成N*32位数据进行传输，每个总线时钟内传输一个32位数据；第一块接收板通过上行接收总线传输数据时，其余接收板处于高阻状态；在第一个传输周期中的第N个总线时钟周期，通过上行接收总线第二块接收板将接收到的磁共振信号定义成N*32位数据进行传输，其余接收板处于高阻状态，依次类推，直到在一个传输同步时钟内，所有接收板接收到的磁共振信号传输完毕，在第二个传输周期第一块接收板继续传输接收到的磁共振信号；6)主控单元控制第一单片机产生的初始化信号和随机检测信号通过低速总线分别传输至第二单片机和第三单片机，对发射板和接收板进行初始化、随机检测处理。
[0013]本发明由于采取以上技术方案，其具有以下优点:1、本发明由于设置一包括背板、主板、发射板和若干接收板的总线，主板以板卡形式或者普通线缆与背板连接，发射板和接收板分别以板卡形式插接在背板上，主板通过背板将产生的时钟信号分别传输至发射板和接收板，主板、发射板和接收板中分别设置可编程逻辑器件和单片机，根据接收到的时钟信号，可编程逻辑器件将接收到的实时控制数据定义成固定的数据格式进行传输，因此本发明能够满足数据实时传输的需要，且通讯协议简单。2、本发明由于在第一可编程逻辑器件与第二编程逻辑器件之间以及第一可编程逻辑器件与第三编程逻辑器件之间均设置高速总线，分别用于传输实时控制数据、复位信号、握手信号、预留信号、总线时钟信号和传输同步时钟信号；在第一单片机与第二单片机之间以及第一单片机与第三单片机之间设置低速总线，用于传输初始化信号或随机检测信号等低速信号，高速总线和低速总线可以同时工作，因此本发明可以实现同时传输高速信号和低速信号，从而节约数据传输和处理时间。基于以上优点，本发明可以广泛应用于磁共振谱仪系统中。
【专利附图】
【附图说明】
[0014]图1是本发明的整体结构示意图
[0015]图2是本发明的主板和背板连接关系示意图
[0016]图3是本发明实施例中接收数据时序示意图
【具体实施方式】
[0017]下面结合附图和实施例对本发明进行详细的描述。
[0018]如图1所示，本发明的自定义总线包括背板1、主板2、发射板3和若干接收板4，背板I采用无源设计，仅起连接作用；主板2以板卡形式或者采用扁平线等普通线缆与背板I连接，发射板3和接收板4分别以板卡形式插接在背板I上。通过背板1，主板2将产生的时钟信号、实时控制数据、总线控制信号和低速信号等信号分别传输至发射板3和接收板4 ;发射板3将接收到的信号进行处理后输出射频或梯度信号，接收板4根据接收到的总线控制信号按照给定参数接收磁共振信号，并将接收到的磁共振信号通过背板I传输至主板2。
[0019]上述实施例中，如图1所示，在主板2中设置主控单元21、第一可编程逻辑器件22、第一单片机23和晶体振荡器24，在发射板3中设置第二编程逻辑器件25和第二单片机26，在接收板4中设置第三编程逻辑器件27和第三单片机28。如图2所示，在第一可编程逻辑器件22与第二编程逻辑器件25之间以及第一可编程逻辑器件22与第三编程逻辑器件27之间均设置高速总线，高速总线包括在第一可编程逻辑器件22与第二编程逻辑器件25之间以及第一可编程逻辑器件22与第三编程逻辑器件27之间分别设置的32路下行控制总线、I路总线时钟信号线、I路传输同步时钟信号线、I路复位信号线、4路握手信号线和I路预留信号线以及在第一可编程逻辑器件22与第三编程逻辑器件27之间设置的32路上行接收总线；主板2通过32路下行控制总线向发射板3和接收板4传输实时控制数据，接收板4通过32路上行接收总线将接收到的实时磁共振信号传输至主板2，主板2通过总线时钟信号线和传输同步时钟信号线为发射板3和接收板4提供总线时钟信号和传输同步时钟信号，主板2通过复位信号线和握手信号线为发射板3和接收板4提供复位信号和握手信号等。在第一单片机23与第二单片机26之间以及第一单片机23与第三单片机28之间设置低速总线，主控单元21控制第一单片机23产生的初始化、随机检测等低速信号通过低速总线进行传输。
[0020]上述实施例中，时钟信号包括总线时钟信号和传输同步时钟信号；总线控制信号包括复位信号和握手信号等；低速信号包括初始化信号和随机检测信号等。
[0021]上述实施例中，第一可编程逻辑器件22、第二编程逻辑器件25和第三编程逻辑器件27均可以米用FPGA (Field Programmable Gate Array,现场可编程门阵列)和CPLD(Complex Programmable Logic Device,复杂可编程逻辑器件)中的一种。
[0022]上述实施例中，将第一单片机23的数据线和地址线与第一可编程逻辑器件22连接，使第一可编程逻辑器件22的RAM和IO 口成为第一单片机23的外部XRAM。
[0023]将第二单片机26的数据线和地址线与第二可编程逻辑器件25连接，使第二可编程逻辑器件25的RAM和IO 口成为第二单片机26的外部XRAM。
[0024]将第三单片机28的数据线和地址线与第三可编程逻辑器件27连接，使第三可编程逻辑器件27的RAM和IO 口成为第三单片机28的外部XRAM。
[0025]上述实施例中，各下行控制总线以及各上行接收总线之间均设置有地线，以提高各总线的传输距离和抗干扰性能。
[0026]上述实施例中，总线时钟信号和传输同步时钟信号均设置为小于或等于200MHz的信号。
[0027]上述实施例中，在第一可编程逻辑器件22中设置标志位，用于选择采用高速总线或低速总线传输数据。
[0028]上述实施例中，连接主板2与背板I用于传输低速信号的线缆可以采用422总线、485 总线、I2C (Inter Integrated Circuit,内部集成电路)总线和 CAN (Controller AreaNetwork,控制器局域网络)总线中的一种。
[0029]本发明自定义总线的实现方法包括以下步骤:
[0030]I)设置一包括背板1、主板2、发射板3和若干接收板4的总线；在主板2中设置主控单元21、第一可编程逻辑器件22、第一单片机23和晶体振荡器24，在发射板3中设置第二编程逻辑器件25和第二单片机26，在接收板4中设置第三编程逻辑器件27和第三单片机28。
[0031]2)在第一可编程逻辑器件22与第二编程逻辑器件25之间以及第一可编程逻辑器件22与第三编程逻辑器件27之间分别设置32路下行控制总线、I路总线时钟信号线、I路传输同步时钟信号线、I路复位信号线、4路握手信号线和I路预留信号线，在第一可编程逻辑器件22与第三编程逻辑器件27之间设置32路上行接收总线；在第一单片机23与第二单片机26之间以及第一单片机23与第三单片机28之间分别设置低速总线。
[0032]3)晶体振荡器24产生一时钟信号并传输至第一可编程逻辑器件22，根据实际需要，由第一可编程逻辑器件22对时钟信号进行整形、分频等处理后生成一总线时钟信号和一传输同步时钟信号，总线时钟信号和传输同步时钟信号通过总线时钟信号线和传输同步时钟信号线均分别传输至第二编程逻辑器件25和第三编程逻辑器件27。
[0033]4)主控单元21产生实时控制数据并传输至第一可编程逻辑器件22，传输同步时钟的上升沿表示一个传输周期的开始，在每个传输周期中的每个总线时钟，第一可编程逻辑器件22通过各下行控制总线将接收到的实时控制数据定义成固定数据格式分别发送至发射板3和接收板4，经发射板3上的第二编程逻辑器件25处理后输出一定波形的梯度信号或射频信号，经接收板4上的第三编程逻辑器件27处理后使接收板4按照主控单元21给定的参数接收磁共振信号。
[0034]5)接收板4上的第三编程逻辑器件27接收到主板2上的第一可编程逻辑器件22发送的握手信号后，通过上行接收总线将接收到的磁共振信号定义成固定数据格式并传输至主板2。
[0035]当第一个传输同步时钟的上升沿开始时，第一个传输周期开始，通过上行接收总线接收板4将接收到的N路磁共振信号定义成N*32位数据进行传输,每个总线时钟内传输一个32位数据。第一块接收板4通过上行接收总线传输数据时，其余接收板4处于高阻状态；在第一个传输周期中的第N个总线时钟周期，通过上行接收总线第二块接收板4将接收到的磁共振信号定义成N*32位数据进行传输，其余接收板4处于高阻状态，依次类推，直到在一个传输同步时钟内，所有接收板4接收到的磁共振信号传输完毕，在第二个传输周期第一块接收板4继续传输接收到的磁共振信号。根据实际需要可以更换传输同步时钟的频率和接收板4的数量。
[0036]6)主控单元21控制第一单片机23产生的初始化、随机检测等低速信号通过低速总线分别传输至第二单片机26和第三单片机28，对发射板3和接收板4进行初始化、随机检测等处理。
[0037]实施例:如图3所示，晶体振荡器24产生一时钟信号并传输至第一可编程逻辑器件22，由第一可编程逻辑器件22对时钟信号进行整形、分频等处理后生成一 50MHz的总线时钟信号线和一 2MHz的传输同步时钟信号。每个2MHz的传输同步时钟用于标识一个传输周期的开始，在每个2MHz的传输同步时钟内有25个50MHz的总线时钟。第一个传输周期开始，通过上行接收总线第一块接收板4将接收到的4路磁共振信号定义成4*32位数据进行传输，每个50MHz的总线时钟内传输一个32位数据；第一块接收板4通过上行接收总线传输数据的总线时钟周期内，其余接收板4处于高阻状态。第一块接收板4接收到的4路磁共振信号传输完毕后的总线时钟周期内，通过上行接收总线第二块接收板4将接收到的4路磁共振信号定义成4*32位数据进行传输,每个50MHz的总线时钟内传输一个32位数据；第二块接收板4通过上行接收总线传输数据的总线时钟周期内，其余接收板4处于高阻状态，依次类推，直到在一个2MHz的传输同步时钟内，所有接收板4接收到的磁共振信号传输完毕，在第二个传输周期第一块接收板4继续传输接收到的磁共振信号。
[0038]上述各实施例仅用于说明本发明，其中各部件的结构、连接方式和方法步骤等都是可以有所变化的，凡是在本发明技术方案的基础上进行的等同变换和改进，均不应排除在本发明的保护范围之外。
【权利要求】
1.一种自定义总线，其特征在于:它包括背板、主板、发射板和若干接收板；所述背板采用无源设计，仅起连接作用；所述主板以板卡形式或者普通线缆与所述背板连接，所述发射板和接收板分别以板卡形式插接在所述背板上；所述主板通过所述背板将产生的时钟信号、实时控制数据、总线控制信号和低速信号分别传输至所述发射板和接收板；所述发射板将接收到的信号进行处理后输出射频或梯度信号，所述接收板根据接收到的总线控制信号按照给定参数接收磁共振信号，并将接收到的磁共振信号通过所述背板传输至所述主板。
2.如权利要求1所述的一种自定义总线，其特征在于:在所述主板中设置主控单元、第一可编程逻辑器件、第一单片机和晶体振荡器，在所述发射板中设置第二编程逻辑器件和第二单片机，在所述接收板中设置第三编程逻辑器件和第三单片机；在所述第一可编程逻辑器件与第二编程逻辑器件之间以及所述第一可编程逻辑器件与第三编程逻辑器件之间分别设置32路下行控制总线、I路总线时钟信号线、I路传输同步时钟信号线、I路复位信号线、4路握手信号线和I路预留信号线以及在所述第一可编程逻辑器件与第三编程逻辑器件之间设置32路上行接收总线；在所述第一单片机与第二单片机之间以及所述第一单片机与第三单片机之间设置低速总线。
3.如权利要求1所述的一种自定义总线，其特征在于:所述第一可编程逻辑器件、第二编程逻辑器件和第三编程逻辑器件均采用FPGA和CPLD中的一种。
4.如权利要求2所述的一种自定义总线，其特征在于:所述第一可编程逻辑器件、第二编程逻辑器件和第三编程逻辑器件均采用FPGA和CPLD中的一种。
5.如权利要求1或2或3或4所述的一种自定义总线，其特征在于:将所述第一单片机的数据线和地址线与所述第一可编程逻辑器件连接，使所述第一可编程逻辑器件的RAM和IO 口成为所述第一单片机的外部XRAM ;将所述第二单片机的数据线和地址线与所述第二可编程逻辑器件连接，使所述第二可编程逻辑器件的RAM和IO 口成为所述第二单片机的外部XRAM ;将所述第三单片机的数据线和地址线与所述第三可编程逻辑器件连接，使所述第三可编程逻辑器件的RAM和IO 口成为所述第三单片机的外部XRAM。
6.如权利要求1或2或3或4所述的一种自定义总线，其特征在于:在所述第一可编程逻辑器件中设置用于选择采用高速总线或低速总线传输数据的标志位。
7.如权利要求5所述的一种自定义总线，其特征在于:在所述第一可编程逻辑器件中设置用于选择采用高速总线或低速总线传输数据的标志位。
8.如权利要求1~7任一项所述的一种自定义总线，其特征在于:连接所述主板与背板用于传输低速信号的线缆采用422总线、485总线、I2C总线和CAN总线中的一种。
9.如权利要求1~8任一项所述的一种自定义总线，其特征在于:所述时钟信号包括总线时钟信号和传输同步时钟信号，所述总线时钟信号和传输同步时钟信号均设置为小于等于200MHz的信号；总线控制信号包括复位信号和握手信号；低速信号包括初始化信号和随机检测信号。
10.一种如权利要求1~9任一项所述自定义总线的实现方法，其包括以下步骤: O设置一包括背板、主板、发射板和若干接收板的总线；在主板中设置主控单元、第一可编程逻辑器件、第一单片机和晶体振荡器，在发射板中设置第二编程逻辑器件和第二单片机，在接收板中设置第三编程逻辑器件和第三单片机； 2)在第一可编程逻辑器件与第二编程逻辑器件之间以及第一可编程逻辑器件与第三编程逻辑器件之间分别设置32路下行控制总线、I路总线时钟信号线、I路传输同步时钟信号线、I路复位信号线、4路握手信号线和I路预留信号线，在第一可编程逻辑器件与第三编程逻辑器件之间设置32路上行接收总线；在第一单片机与第二单片机之间以及第一单片机与第三单片机之间分别设置低速总线； 3)晶体振荡器产生一时钟信号并传输至第一可编程逻辑器件，由第一可编程逻辑器件对时钟信号进行整形、分频处理后生成一总线时钟信号和一传输同步时钟信号，总线时钟信号和传输同步时钟信号通过总线时钟信号线和传输同步时钟信号线均分别传输至第二编程逻辑器件和第三编程逻辑器件； 4)主控单元产生实时控制数据并传输至第一可编程逻辑器件，传输同步时钟的上升沿表示一个传输周期的开始，在每个传输周期中的每个总线时钟，第一可编程逻辑器件通过各下行控制总线将接收到的实时控制数据定义成固定数据格式分别发送至发射板和接收板，经发射板上的第二编程逻辑器件处理后输出梯度信号或射频信号，经接收板上的第三编程逻辑器件处理后使接收板按照主控单元给定的参数接收磁共振信号； 5)第三编程逻辑器件接收到第一可编程逻辑器件发送的握手信号后，通过上行接收总线将接收到的磁共振信号定义成固定数据格式并传输至主板； 当第一个传输同步时钟的上升沿开始时，第一个传输周期开始，通过上行接收总线接收板将接收到的N路磁共振信号定义成N*32位数据进行传输，每个总线时钟内传输一个32位数据；第一块接收板通过上行接收总线传输数据时，其余接收板处于高阻状态；在第一个传输周期中的第N个总线时钟周期，通过上行接收总线第二块接收板将接收到的磁共振信号定义成N*32位数据进行传输，其余接收板处于高阻状态，依次类推，直到在一个传输同步时钟内，所有接收板接收到的磁共振信号传输完毕，在第二个传输周期第一块接收板继续传输接收到的磁共振信号； 6)主控单元控制第一单片机产生的初始化信号和随机检测信号通过低速总线分别传输至第二单片机和第三单片机，对发射板和接收板进行初始化、随机检测处理。
【文档编号】G06F13/40GK103617145SQ201310648561
【公开日】2014年3月5日 申请日期:2013年12月4日 优先权日:2013年12月4日
【发明者】侯晓萍, 刘景顺, 迈特·康明斯, 王义槐, 刘培植, 连建宇 申请人:包头市稀宝博为医疗系统有限公司