错误检测电路和使用错误检测电路的数据处理装置制造方法
【专利摘要】本发明包括错误运算单元，所述错误运算单元配置成响应于多个控制信号、多个向量、以及数据而输出错误检测码；向量储存单元，所述向量储存单元配置成储存所述多个向量；以及向量开关单元，所述向量开关单元配置成响应于所述多个控制信号而提供所述多个向量至错误运算单元。
【专利说明】错误检测电路和使用错误检测电路的数据处理装置
[0001]相关申请的交叉引用
[0002]本申请要求2013年8月9日向韩国知识产权局提交的申请号为10-2013-0094566的韩国专利申请的优先权，其全部内容通过引用合并于此。
【技术领域】
[0003]各个实施例涉及数据处理装置，且更具体而言涉及错误检测电路和使用错误检测电路的数据处理装置。
【背景技术】
[0004]数据处理装置包括错误检测电路，以经由为数据输入/输出错误可能性而准备的一系列数据操作来检测是否发生了错误。
[0005]循环冗余校验(CRC)是一种错误检测电路。
[0006]错误检测电路经由对预定输入/输出单元的数据比特的运算、例如异或运算来检测是否发生了错误，其中在接收预定输入/输出单元的所有数据比特(例如72个比特)的步骤之前进行异或运算。此外，还需要用于执行异或运算的逻辑电路。
[0007]因此，在现有的错误检测电路中，电路面积和信号处理负担增加，因为执行错误检测运算的逻辑电路需要容纳预定输入/输出单元的所有数据比特。
[0008]此外，对于使用现有错误检测电路的数据处理装置而言，其布局余量减小，这是因为用于将输入/输出单元的所有数据比特传送至错误检测电路的全局线布线的缘故。
【发明内容】
[0009]本文描述一种能够减小电路面积和信号处理负担的错误检测电路以及使用所述错误检测电路的数据处理装置。
[0010]在本发明的一个实施例中，一种错误检测电路可以包括:错误运算单元，所述错误运算单元配置成响应于多个控制信号、多个向量、以及数据而输出错误检测码；向量储存单元，所述向量储存单元配置成储存所述多个向量；以及向量开关单元，所述向量开关单元配置成响应于所述多个控制信号而提供所述多个向量至所述错误运算单元。
[0011 ] 在本发明的一个实施例中，一种错误检测电路可以包括:向量储存单元，所述向量储存单元配置成储存多个向量；向量开关单元，所述向量开关单元配置成基于编号而顺序地移动所述多个向量，并且根据单元间隔而以预定编号来输出移动的向量，所述单元间隔定义数据输入间隔；以及多个运算单元，所述多个运算单元配置成响应于数据和从所述向量开关单元提供的每个向量而输出错误检测码。
[0012]在本发明的一个实施例中，一种数据处理装置可以包括:储存单元；数据处理控制单元，所述数据处理控制单元配置成控制关于所述储存单元的数据写入/读取操作；以及错误检测电路，所述错误检测电路配置成响应于多个向量和数据而产生错误检测码。
[0013]在本发明的一个实施例中，所述数据处理控制单元可以配置成:当所述错误检测码具有定义错误发生的值时，产生并提供错误警告信号至外部设备。
[0014]在本发明的一个实施例中，数据处理装置还可以包括接口单元，所述接口单元用于通过将从外部提供的串行数据并行化来产生并行数据。
[0015]在本发明的一个实施例中，数据处理装置还可以包括:多个第一全局线，所述多个第一全局线配置成传送并行数据至所述数据处理控制单元；以及多个第二全局线，所述多个第二全局线配置成将所述并行数据的一部分作为数据传送至所述错误检测电路。
【专利附图】
【附图说明】
[0016]结合附图描述本发明的特征、方面和实施例，其中:
[0017]图1示出根据一个实施例的用于解释错误检测实施原理的错误检测运算表格；
[0018]图2示出相对于单位间隔来说明用于图1表格中的运算的数据的表格；
[0019]图3示出图2的表格中使用的数据和未使用的数据替换成“I”和“O”的表格；
[0020]图4不出图3的表格利用向量来表达的表格；
[0021]图5是根据图4的向量表格的错误检测电路的概念图；
[0022]图6是相对于图4的向量表格当从外部提供错误检测码时的错误检测电路的概念图；
[0023]图7是说明根据一个实施例的错误检测电路的配置的电路图；
[0024]图8是说明图7所示的单位向量单元的配置的电路图；
[0025]图9是说明图7所示的运算单元的配置的电路图；以及
[0026]图10是说明根据本发明的一个实施例的数据处理装置的配置的框图。
【具体实施方式】
[0027]在下文中，将参照附图通过示例性实施例来描述根据本发明实施例的错误检测电路和使用所述错误检测电路的数据处理装置。
[0028]下文将参照图1至图6描述根据本发明实施例的错误检测的实施原理。
[0029]当假设经由输入/输出焊盘(例如，DQ0-7和DMB)输入数据“0_71”时，可通过对图1的每个表格中表达有数字的那部分的数据执行错误检测运算(例如，异或运算)，来实现产生相应错误检测码CRC[0:7]的方法。
[0030]在这种情况下，DMB可以是用于确定数据是否对应于数据屏蔽的焊盘。
[0031]图1不出表达每个单位间隔(UI)所需的DQ编号的一种方式。图2以列表形式不出对图1的DQ编号的另一种表达。
[0032]例如，基于图1，产生第一 Π的错误检测码CRC[0]所需的数据可以表达为“O、8、16、40、48、56和64”。当根据DQ编号来表达数据时，数据可以表达为如图2所示的“0125678”。当根据DQ编号来表达数据时，DQ<8>可以对应于DMB。
[0033]当在图2中将错误检测运算使用的数据表达为“I”、且将错误检测运算未使用的数据表达为“O”时，其结果可以以图3所示的表格的形式来表达。
[0034]图3的表格中的值可以解释为是相应错误检测码CRC[0:7]根据单位间隔的向量。
[0035]图3的表格中存在总共64个向量。这64个向量中的一些向量可以具有相同的值。
[0036]例如，用于产生第一 Π中的错误检测码CRC[7]的向量和用于产生第二 Π中的错误检测码CRC[0]的向量可以具有相同的值“000000100”。此外，用于产生第一 Π中的错误检测码CRC[6]的向量和用于产生第二 UI中的错误检测码CRC[7]的向量，以及用于产生第三Π中的错误检测码CRC [O]的向量可以具有相同的值“001010101”。
[0037]图3所示表格的错误检测码CRC[0:7]是采用数字上递增的顺序来描述的。即，CRC[O], CRC[I]等。当图3所示的错误检测码CRC[0:7]的排位变为CRC[0，7_1]时，错误检测码被布置为22种向量V (O)-V (21)，所述22种向量V (O)-V (21)具有如下结构:即具有相同值的向量沿对角线方向布置。
[0038]前述错误检测运算方案是以ATM HEC-8方案为例来解释的。然而，由于其它类型的错误检测运算方案也是基于与前述ATM HEC-8方案相同的划分操作，因此存在相同的向量，从而将会出现形式与图4所示相似的结构。
[0039]当以错误检测电路的方式来实施上述图4所示的向量表格时，其结果可以配置为如图5所示。
[0040]也就是说，参见图5，可以相对于单位间隔来顺序地布置多个运算单元10。
[0041]所述多个运算单元10中的每个可以包括根据图4的向量表格的向量V(O)-V(21)。在这种情况下，向量V (O)-V (21)可以被包括在其中，或者可以从外部提供。
[0042]所述多个运算单元10中的每个利用输入数据DQ〈0:8>之中的与其向量相对应的数据来执行错误检测运算，并且将其结果传送至下一级。
[0043]当所述多个运算单元10如图5所示来布置和操作时，与第一输入级相对应的多个运算单元10可以接收具有值“O”的错误检测码CRC[0:7]。
[0044]所述多个运算单元10以单位间隔为单位来顺序地执行错误检测运算，并且将对与最后一个单位间隔、即第八UI相对应的数据DQ〈0:8>运算的结果输出作为最终的错误检测码 CRC[0:7]。
[0045]当在第九Π中输入外部错误检测码CRC_EXT[0:7]且以错误检测电路的方式来实施图4所示的向量表格时,其结果可以配置为如图6所示。
[0046]当在第九Π中输入外部错误检测码CRC_EXT[0:7]至图6所示的错误检测电路时，外部错误检测码CRC_EXT[0:7]可以从外部设备提供，所述外部设备与应用了错误检测电路的数据处理装置进行数据通信。
[0047]也就是说，参见图6，可以相对于单位间隔来顺序地布置多个运算单元10。
[0048]最后一级描绘出多个运算单元20的布置。最后一级的多个运算单元可以接收前一级的错误检测运算值以及在第九Π中提供的外部错误检测码CRC_EXT[0:7]。
[0049]所述多个运算单元10中的每个可以包括根据图4的向量表格的向量V (O)-V (21)中的至少一个。在这种情况下，向量V (O)-V (21)可以被包括在其中，或者可以从外部提供。
[0050]所述多个运算单元20可以包括向量“1S”，向量“1S”的所有值都为“I”。
[0051]所述多个运算单元10中的每个利用输入数据DQ〈0:8>之中的与其向量相对应的数据来执行错误检测运算，并且将其结果传送至下一级。
[0052]在这种情况下，与第一输入级相对应的多个运算单元10可以接收具有值“O”的错误检测码CRC[0:7]。
[0053]所述多个运算单元10以单位间隔为单位来顺序地执行错误检测运算，并且将对与最后一个单位间隔、即第八Π相对应的数据DQ〈0:8>运算的结果输出至所述多个运算单元20。
[0054]所述多个运算单元20中的每个对从所述多个运算单元10输出的错误检测运算结果以及外部错误检测码CRC_EXT[0:7]的所有比特执行运算，且所述多个运算单元20输出运算的结果作为最终的错误检测码CRC[0:7]。
[0055]如图1至图6所示且如上所述，错误检测码CRC[0:7]中的每个可以包括向量被移动的结构，所述向量可以是每个单位间隔所需的。
[0056]也就是说，在错误检测码CRC[0]的情况下，所需向量随着单位间隔前进而以V(0)、V(1)、V(2)、…、V(7)的顺序增加；在错误检测码CRC[7]的情况下，所需向量随着单位间隔前进而以V(1)、V(2)、V(3)、…、V(8)的顺序增加；在错误检测码CRC[2]的情况下，所需向量随着单位间隔前进而以V(6)、V(7)、V⑶、…、V(13)的顺序增加。
[0057]因此，根据本发明的实施例，错误检测电路可以配置成通过在每个单位间隔移动且提供运算单元中所需的向量来共用运算单元，这将稍后描述。
[0058]下文将参照图7描述根据本发明的一个实施例的错误检测电路100。
[0059]如图7所示，根据本发明的一个实施例的错误检测电路100可以包括错误运算单元200、向量储存单元300、以及向量开关单元400。
[0060]错误运算单元200可以配置为:响应于多个控制信号、可包括从外部提供的一个或更多个向量的多个向量、以及数据DQ〈0:8>，输出错误检测码CRC[0:7]。
[0061]所述多个控制信号可以包括选通信号STB和时序控制信号EN_UI〈10>。
[0062]错误运算单元200可以配置为:对数据DQ〈0:8>的至少一部分执行错误检测运算，所述部分与可包括从外部提供的一个或更多个向量的多个向量相对应，其中错误检测运算可以在选通信号STB的每个激活定时处执行。
[0063]错误运算单元200可以配置为:在时序控制信号EN_UI〈10>的激活定时处输出错误检测运算的结果作为错误检测码CRC[0:7]。
[0064]错误运算单元200可以包括多个运算单元210。
[0065]所述多个运算单元210中的每个可以接收选通信号STB、时序控制信号EN_UI〈10>以及数据DQ〈0:8>。
[0066]所述多个运算单元210可以配置为顺序地接收所述多个向量V(O)-V(21)之中的向量，其中每个接收的向量可以具有不同的值。
[0067]向量储存单元300可以包括分别储存向量V(O)-V(21)的多个单位向量单元310。
[0068]向量储存单元300可以包括单位向量单元320,所述单位向量单元320储存具有值“ 111111110 ”的向量，该向量可与外部错误检测码(对应于图6的CRC_EXT [0:7]) 一起在运算中使用。
[0069]当提供外部错误检测码CRC_EXT[0:7](见图6)时，可以在最后一个定时单位间隔UI提供外部错误检测码CRC_EXT[0:7]作为数据DQ〈0:8>，其中最后一个定时单位间隔Π可以对应于第九Π。
[0070]因此，为了利用外部错误检测码和前一错误检测结果来执行错误运算，可以使用配置有八个比特具有值“ I ”而最后一个比特具有值“ O ”的向量“ 111111110 ”。单位向量单元320可以配置为储存向量“111111110”。
[0071]向量开关单元400可以配置为响应于时序控制信号EN_UI〈1:9>而提供向量V(O) -V (21)和向量“ 111111110 ”至错误运算单元200。
[0072]ENB_UI<1:9>是将时序控制信号EN_UI〈1:9>分别反相而获得的信号。
[0073]向量开关单元400可以配置为响应于时序控制信号EN_UI〈1:9>而提供选中的向量至错误运算单元200。例如，向量开关单元400可以在相应时序控制信号EN_UI〈1:9>的每个激活定时处将向量V (O)-V (21)和向量“111111110”之中的选中的向量顺序地提供给错误运算单元200。如前所述，错误检测电路可以配置成通过在每个单位间隔移动和提供运算单元所需的向量来共用运算单元。因此，向量开关单元400可以配置成基于编号来顺序地移动所述多个向量V(O)-V(21)，并且根据单位间隔来输出预定编号的移动的向量。在一个实例中，该编号可以用作向量V(O)-V(21)的索引。
[0074]向量开关单元400可以包括多个开关。
[0075]所述多个开关可以分别利用传输门来配置。
[0076]所述多个开关中的每个可以配置成使得其输入端子与单位向量单元320和所述多个单位向量单元310中的至少一个这二者中的一个电耦接。所述多个开关中的每个的输出端子可以与所述多个运算单元210中的一个电耦接。此外，所述多个开关中的每个的控制端子可以电耦接成接收时序控制信号EN_UI〈1:9>中的一个。
[0077]选通信号STB和时序控制信号EN_UI〈1:10>可以基于表示数据DQ〈0: 8>的输入定时的信号、即可用作前述单元间隔(UI)的定时的参考的信号(例如数据选通信号DQS)来产生。换言之，所述多个时序控制信号EN_UI〈1:10>可以以单位间隔(UI)为单位来顺序地激活，所述单位间隔定义数据DQ〈0:8>的输入间隔。所述多个时序控制信号EN_UI〈1:10>可以基于数据选通信号DQS而产生。
[0078]当基于数据选通信号DQS产生选通信号STB和时序控制信号EN_UI〈1:10>时，单位间隔可以是时钟信号的一半周期时间l/2tCK。
[0079]例如，时序控制信号EN_UI〈1:10>可以分别被激活预定的时段。时序控制信号EN_UKl: 10>可以基于数据选通信号DQS的触发发生来产生。
[0080]选通信号STB还可以产生为利用与数据选通信号DQS的触发发生的时间差来被激活。
[0081]由于选通信号STB是用于多个运算单元210的错误检测运算的信号，因此选通信号STB与时序控制信号EN_UI〈1:10>相比可以被延迟预定的时段。
[0082]选通信号STB和时序控制信号EN_UI〈1:10>可以在错误检测电路100中产生，或者可以从外部提供以被使用。
[0083]如图8所示，可以利用电耦接在电源端子VDD与接地端子VSS之间的多个晶体管来配置单位向量单元320和所述多个单位向量单元310。
[0084]当所述多个单位向量单元310如图8所示配置时，构成向量V (O)-V (21)中的每个向量的分段向量定义为v[k，0]-v[k, 8]。
[0085]例如，参见图3，构成向量V(O)的分段向量v[k，0]_v[k，8]具有值“111001111”。因此，V [0，O]可以具有值“1”，V [0，I]可以具有值“1”，V [0，2]可以具有值“1”，V [0，3]可以具有值“0”，等等。
[0086]当单位向量单元310和单位向量单元320的晶体管如图8所示配置时，可以通过将PMOS晶体管的源极与电源端子VDD电耦接以及将其栅极与接地端子VSS电耦接以经由其漏极输出逻辑高值“ I ”来实现值“ I ”。
[0087]此外，可以通过将NMOS晶体管的源极与接地端子VSS电耦接以及将其栅极与电源端子VDD电耦接以经由其漏极输出逻辑低值“O”来实现值“O”。
[0088]单位向量单元320和所述多个单位向量单元310可以采用上述方式来配置，使得所述多个单位向量单元310之中的每个单位向量单元可以符合构成储存在单位向量单元中的向量V (O)-V (21)的分段向量V [k，O]-V [k，8]的相应值。
[0089]如图9所示，运算单元210可以包括运算单元211和锁存单元212。
[0090]运算单元211可以包括多个逻辑门，即与非门、异或门和异或非门，所述多个逻辑门配置成对数据DQ〈0:8>的一部分执行错误检测运算，所述部分具有与分段向量v[k,0]-v[k,8]之中的值为“I”的分段向量相同的编号。因此，例如，如果编号为“O”、
V[O, O]具有值“1”，则可以对V [0，O]和DQ〈0>执行错误运算；如果编号为“I”、V [1，O]具有值“0”，则不对v[l，O]和DQ〈1>执行错误运算。
[0091]运算单元211可以在错误检测运算的结果是没有检测到错误时输出值“0”，以及在检测到错误时输出值“ I”。
[0092]锁存单元212可以包括异或门、多个三态反相器、反相器、以及多个晶体管，以响应于选通信号STB和时序控制信号EN_UI〈10>而锁存和输出运算单元211的运算结果作为错误检测码(例如CRC[O])。
[0093]每当选通信号STB被激活时，锁存单元212更新和锁存运算单元211的运算结果。
[0094]锁存单元212响应于时序控制信号EN_UI〈10>的激活而根据最终的运算结果是否为“O”来输出为“O”(正常)或“I”(错误检测)的错误检测码CRC [O]。
[0095]如图10所示，根据本发明的一个实施例的数据处理装置1000可以包括错误检测电路100、储存单元1100、数据处理控制单元1200、接口单元1300以及总线1400。
[0096]接口单元1300可以配置成对命令、地址和数据执行一系列处理以能够处理其中的命令、地址和数据，所述一系列处理例如信号电平调整、时序调整、和/或数据串行化/并行化。
[0097]接口单元1300可以包括与信号输入/输出接口相关的部件，例如，命令译码器、数据串行化/并行化设备等。接口单元1300可以配置成通过将从外部提供的串行数据并行化来产生并行数据。
[0098]接口单元1300可以包括用于信号即命令、地址和/或数据的输入/输出的焊盘1301。
[0099]总线1400可以包括用于传送经过接口单元1300的命令、地址和/或数据至数据处理控制单元1200的信号线等。
[0100]总线1400可以包括用于经由接口单元1300从外部设备接收数据选通信号DQS的信号线。
[0101]在这种情况下，用于数据通信的信号线可以包括例如相对于图3所示的数据DQ<0:8>的72个全局输入/输出线“72G10”。
[0102]错误检测电路100可以如参照图1至图9所描述的来配置。
[0103]错误检测电路100可以以单位间隔为单位相对于数据顺序地执行错误检测运算，而不同于对整个数据比特“72”执行错误检测运算。因为错误检测电路100以单位间隔来执行错误检测运算，因此错误检测电路100可以与72个全局输入/输出线72G1中的9个全局输入/输出线9G1电耦接。在一个实施例中，72个全局输入/输出线72G1可以配置成多个第一全局线和多个第二全局线。所述多个第一全局线可以配置成传送并行数据至数据处理控制单元1200。所述多个第二全局线可以配置成将并行数据中的一部分作为数据例如DQ〈0:8>传送至错误检测电路100。
[0104]错误检测电路100可以向数据处理控制单元1200提供由错误检测运算产生的错误检测码CRC[0:7]。
[0105]储存单元1100可以配置成储存从外部提供的数据。
[0106]储存单元1100可以利用易失性存储器或非易失性存储器来配置，或者可以利用两者来配置。
[0107]数据处理控制单元1200可以配置成响应于从外部设备经由接口单元1300通过总线1400提供的命令和地址来控制关于储存单元1100的数据写入/读取操作。
[0108]数据处理控制单元1200可以配置成根据从外部设备提供的数据选通信号DQS来产生选通信号STB和时序控制信号EN_UI〈1:10>，数据处理控制单元1200可以配置成将产生的选通信号STB和时序控制信号EN_UI〈1:10>提供至错误检测电路100。
[0109]当错误检测码CRC[0:7]具有定义错误发生的值时，数据处理控制单元1200可以经由输入/输出焊盘单元1301来产生和提供错误警告信号ALERT至外部设备。
[0110]本发明可以经由简化的错误检测运算来减小电路面积和信号负担。
[0111]尽管上面已经描述了某些实施例，但是本领域技术人员将理解，描述的实施例仅仅是示例性的。因此，本文所描述的电路和装置不应基于描述的实施例来限定。确切地说，本文所描述的电路和装置应当仅根据上述描述和附图并结合权利要求来限定。
[0112]通过以上实施例可以看出，本申请提供了以下的技术方案。
[0113]1.一种错误检测电路，包括:
[0114]错误运算单元，所述错误运算单元配置成响应于多个控制信号、多个向量、以及数据而输出错误检测码；
[0115]向量储存单元,所述向量储存单元配置成储存所述多个向量；以及
[0116]向量开关单元，所述向量开关单元配置成响应于所述多个控制信号而提供所述多个向量至所述错误运算单元。
[0117]2.如技术方案I所述的错误检测电路，其中，所述多个控制信号以单位间隔为单位而顺序地激活，所述单位间隔定义数据的输入间隔。
[0118]3.如技术方案I所述的错误检测电路，其中，所述多个控制信号基于数据选通信号DQS而产生。
[0119]4.如技术方案I所述的错误检测电路，其中，所述错误运算单元配置成:在所述多个控制信号之一的每个激活定时处，对数据的与从外部提供的所述多个向量相对应的部分执行错误检测运算。
[0120]5.如技术方案I所述的错误检测电路，其中，所述错误运算单元包括多个运算单元，并且所述多个运算单元配置成顺序地接收所述多个向量之中的不同向量，其中接收的向量具有不同的值。
[0121]6.如技术方案I所述的错误检测电路，其中，所述错误运算单元包括多个运算单元，并且所述多个运算单元中的每个配置成:对数据的一部分执行错误检测运算，所述部分具有与构成提供给所述运算单元的向量的分段向量之中的值为“I”的那些分段向量相同的编号。
[0122]7.如技术方案I所述的错误检测电路，其中，所述错误运算单元包括多个运算单元，其中，所述多个运算单元中的每个包括:
[0123]运算单元，所述运算单元配置成对数据的一部分执行错误检测运算，所述部分具有与构成提供给所述运算单元的向量的分段向量之中的值为“I”的那些分段向量相同的编号；以及
[0124]锁存单元，所述锁存单元配置成响应于所述多个控制信号而锁存和输出所述运算单元的运算结果作为所述错误检测码。
[0125]8.如技术方案I所述的错误检测电路，其中，所述向量储存单元包括用于分别储存所述多个向量的多个单位向量单元。
[0126]9.如技术方案8所述的错误检测电路，其中，每个单位向量单元包括多个晶体管，所述多个晶体管电耦接在电源端子与接地端子之间，以符合构成储存在所述单位向量单元中的向量的分段向量的相应值。
[0127]10.如技术方案I所述的错误检测电路，其中，所述向量开关单元包括多个开关，所述多个开关配置成:响应于所述多个控制信号中的每个的激活，以预定的单位顺序地向所述错误运算单元提供所述多个向量。
[0128]11.一种错误检测电路，包括:
[0129]向量储存单元，所述向量储存单元配置成储存多个向量；
[0130]向量开关单元，所述向量开关单元配置成:基于编号而顺序地移动所述多个向量，并且根据单位间隔而以预定编号来输出移动的向量，所述单位间隔定义数据输入间隔；以及
[0131 ] 多个运算单元，所述多个运算单元配置成响应于数据和从所述向量开关单元提供的每个向量而输出错误检测码。
[0132]12.如技术方案11所述的错误检测电路,其中:
[0133]所述向量储存单元包括用于分别储存所述多个向量的多个单位向量单元；以及
[0134]每个单位向量单元包括电耦接在电源端子与接地端子之间的多个晶体管，以符合构成储存在所述单位向量单元中的向量的分段向量的相应值。
[0135]13.如技术方案11所述的错误检测电路，其中，所述多个运算单元中的每个配置成:对数据的一部分执行错误检测运算，所述部分具有与构成提供给所述运算单元的向量的分段向量之中的值为“I”的那些分段向量相同的编号。
[0136]14.如技术方案11所述的错误检测电路，其中，所述单位间隔相对于数据选通信号DQS来确定。
[0137]15.一种数据处理装置，包括:
[0138]储存单元；
[0139]数据处理控制单元，所述数据处理控制单元配置成控制关于所述储存单元的数据写入/读取操作；以及
[0140]错误检测电路，所述错误检测电路配置成响应于多个向量和数据而产生错误检测码。
[0141]16.如技术方案15所述的数据处理装置，其中，所述数据处理控制单元配置成:当所述错误检测码具有定义错误发生的值时，产生并提供错误警告信号至外部设备。
[0142]17.如技术方案15所述的数据处理装置，还包括接口单元，所述接口单元用于通过将从外部提供的串行数据并行化来产生并行数据。
[0143]18.如技术方案15所述的数据处理装置，还包括:
[0144]多个第一全局线，所述多个第一全局线配置成将并行数据传送至所述数据处理控制单元；以及
[0145]多个第二全局线，所述多个第二全局线配置成将所述并行数据的一部分作为所述数据传送至所述错误检测电路。
[0146]19.如技术方案18所述的数据处理装置，其中，所述并行数据的所述部分对应于以单位间隔为单位而输入的单位数据。
[0147]20.如技术方案15所述的数据处理装置，其中，所述错误检测电路包括:
[0148]向量储存单元,所述向量储存单元配置成储存所述多个向量；
[0149]向量开关单元，所述向量开关单元配置成:基于编号而顺序地移动所述多个向量，并且根据单位间隔而以预定编号来输出移动的向量；以及
[0150]多个运算单元，所述多个运算单元配置成响应于所述数据和从所述向量开关单元提供的每个向量而输出错误检测码。
[0151]21.如技术方案15所述的数据处理装置，其中，所述错误检测电路包括:
[0152]错误运算单元，所述错误运算单元配置成响应于多个控制信号、所述多个向量、以及所述数据而输出所述错误检测码；
[0153]向量储存单元,所述向量储存单元配置成储存所述多个向量；以及
[0154]向量开关单元，所述向量开关单元配置成响应于所述多个控制信号而提供所述多个向量至所述错误运算单元。
[0155]22.如技术方案21所述的数据处理装置，其中，所述多个控制信号相对于数据选通信号DQS而产生，所述数据选通信号DQS定义所述数据的输入定时。
【权利要求】
1.一种错误检测电路，包括: 错误运算单元，所述错误运算单元配置成响应于多个控制信号、多个向量、以及数据而输出错误检测码； 向量储存单元，所述向量储存单元配置成储存所述多个向量；以及 向量开关单元，所述向量开关单元配置成响应于所述多个控制信号而提供所述多个向量至所述错误运算单元。
2.如权利要求1所述的错误检测电路，其中，所述多个控制信号以单位间隔为单位而顺序地激活，所述单位间隔定义数据的输入间隔。
3.如权利要求1所述的错误检测电路，其中，所述多个控制信号基于数据选通信号DQS而产生。
4.如权利要求1所述的错误检测电路，其中，所述错误运算单元配置成:在所述多个控制信号之一的每个激活定时处，对数据的与从外部提供的所述多个向量相对应的部分执行错误检测运算。
5.如权利要求1所述的错误检测电路，其中，所述错误运算单元包括多个运算单元，并且所述多个运算单元配置成顺序地接收所述多个向量之中的不同向量，其中接收的向量具有不同的值。
6.如权利要求1所述的错误检测电路，其中，所述错误运算单元包括多个运算单元，并且所述多个运算单元中的每个配置成:对数据的一部分执行错误检测运算，所述部分具有与构成提供给所述运算单元的向量的分段向量之中的值为“I”的那些分段向量相同的编号。
7.如权利要求1所述的错误检测电路，其中，所述错误运算单元包括多个运算单元，其中，所述多个运算单元中的每个包括: 运算单元，所述运算单元配置成对数据的一部分执行错误检测运算，所述部分具有与构成提供给所述运算单元的向量的分段向量之中的值为“I”的那些分段向量相同的编号；以及 锁存单元，所述锁存单元配置成响应于所述多个控制信号而锁存和输出所述运算单元的运算结果作为所述错误检测码。
8.如权利要求1所述的错误检测电路，其中，所述向量储存单元包括用于分别储存所述多个向量的多个单位向量单元。
9.如权利要求8所述的错误检测电路，其中，每个单位向量单元包括多个晶体管，所述多个晶体管电耦接在电源端子与接地端子之间，以符合构成储存在所述单位向量单元中的向量的分段向量的相应值。
10.如权利要求1所述的错误检测电路，其中，所述向量开关单元包括多个开关，所述多个开关配置成:响应于所述多个控制信号中的每个的激活，以预定的单位顺序地向所述错误运算单元提供所述多个向量。
【文档编号】G06F11/10GK104346235SQ201410017987
【公开日】2015年2月11日 申请日期:2014年1月15日 优先权日:2013年8月9日
【发明者】吉赞伎 申请人:爱思开海力士有限公司