数据传输接口的源同步电路的制作方法

本发明涉及数据传输领域，尤其涉及一种数据传输接口的源同步电路。

背景技术：

随着技术的发展，数据传输的速度越来越快，为了满足各种复杂的应用，数据吞吐量越来越大，首当其冲的是频率变大和接口数目增多。一种常用的做法是源同步接口，也即发送端发送数据的同时，也会发送时钟信号或同步信号。

在传统的源同步接口电路中，当存在多个数据通道的时候，一个时钟通道或同步通道无法满足所有的数据同步。通常的做法是增加时钟通道或者同步通道，比较常见的做法是每8个数据或16个数据甚至更多数据会共用一个同步信号。如果数据通道为128个，按照每32个共用一个，则需要4个同步信号。在源同步接口电路中，需尽量减少同步信号的数量。

技术实现要素：

为减少源同步接口电路中同步信号的数量，本发明提供一种数据传输接口的源同步电路，配置于动态随机存取存储器与片上系统之间的接口连接，包括：仲裁模块、延迟模块；所述仲裁模块适于接收至少两个原始同步信号，通过判断所述原始同步信号的先后顺序及时间差，产生控制信号控制延迟模块的延迟；通过延迟模块对原始同步信号延迟，使至少2个同步信号变为2N个变更同步信号，N为大于等于2的自然数。

优选的，所述动态随机存取存储器与片上系统之间包括若干数据信号，所述若干数据信号分组共用所述同步信号。

优选的，所述延迟模块包括2N个延迟模块，N为大于等于2的自然数。

优选的，当N=2时，所述延迟模块分别为：td=b+0*a; td=b+x*a; td=b+y*a;

td=b+0*a；其中x=1/3,y=-1/3或x=-1/3,y=1/3，取决于同步信号的先后顺序，而a接近于两个同步信号时间差c。

优选的，当N=3时，所述延迟模块分别为：td=b+0*a; td=b+x₁*a; td=b+x₂*a; td=b+y₁*a; td=b+y₂*a td=b+0*a；其中x₁=0.2,x₂=0.4,y₁=-0.2,y₂=-0.4或x₁=-0.2,x₂=-0.4,y₁=0.2,y₂=0.4，取决于同步信号的先后顺序,a接近于两个同步信号时间差c。

优选的，当N为大于3的自然数时，通过调整的x值和y值可以得到2*N个信号。

优选的，其特征在于，所述原始同步信号包括第一同步信号、第二同步信号；所述仲裁模块中，所述第一同步信号连接于逻辑与门的第一端；所述第二同步信号连接于非门再连接于逻辑与门的第二端产生第一脉冲；

所述第二同步信号连接于逻辑与门的第一端；所述第一同步信号连接于非门再连接于逻辑与门的第二端产生第二脉冲；

通过比较第一脉冲、第二脉冲的宽度判断原始同步信号的时间差，对原始同步信号进行仲裁。

优选的，所述原始同步信号包括第一同步信号、第二同步信号，通过仲裁模块产生第一脉冲、第二脉冲；通过第一脉冲、第二脉冲与第一同步信号、第二同步信号上升沿的同步与否对原始同步信号进行仲裁。

通过本发明的源同步电路，能够实现接口端2个同步信号恢复转换为输出的2N个同步信号，即采用2个同步信号即可实现多个数据信号共用的问题，减少了同步信号接口。

附图说明

图1为本发明一实施例中源同步电路的模块示意图；

图2为本发明图1实施例中对应的原始同步信号和变更同步信号时序示意图；

图3为本发明一实施例的延迟单元的示意图；

图4为本发明另一实施例的延迟单元的示意图；

图5为本发明再一实施例的延迟单元的示意图；

图6为本发明一实施例中的仲裁模块示意图；

图7为本发明图6实施例中的一种信号时序图；

图8为本发明图6实施例中的另一种信号时序图；

图9为本发明另一实施例中的仲裁模块示意图；

图10为本发明另一实施例中源同步电路的模块示意图；

图11为本发明再一实施例中源同步电路的模块示意图。

具体实施方式

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

本发明提供一种数据传输接口的源同步电路，配置于动态随机存取存储器与片上系统之间的接口连接，包括：仲裁模块、延迟模块；所述仲裁模块适于接收至少两个原始同步信号，通过判断所述原始同步信号的先后顺序及时间差，产生控制信号控制延迟模块的延迟；通过延迟模块对原始同步信号延迟，使至少2个同步信号变为2N个变更同步信号，N为大于等于2的自然数。动态随机存取存储器与片上系统之间还包括若干数据信号，所述若干数据信号分组共用同步信号。

下面结合具体实施例对本发明内容进行说明，

请参考图1、图2。图1为本发明源同步电路一实施例中的模块示意图，图2为本发明图1实施例中对应的原始同步信号和变更同步信号时序示意图；本发明图1实施例中，提供两个原始同步信号dqs1,dqs2，在接收端可以恢复出来4个变更同步信号dqs<0>100,dqs<1>200,dqs<2>300,dqs<3>400，所述电路包括仲裁模块10和延迟模块，延迟模块包括4个延迟模块分别为第一延迟单元210，第二延迟单元220，第三延迟单元230，第四延迟单元240，每个延迟单元为一样的结构，为可控延迟单元。dqs1和dqs2的先后顺序以及时间差，产生控制信号决定延迟模块的延迟。在得到的信号dqs<0>100和dqs<3>400中间线性插入了两个信号dqs<1>200和dqs<2>300。其中dqs1于dqs2为两个原始同步信号的时间差为c，变更同步信号dqs<0>100,dqs<1>200的时间差为a, dqs<0>100与dqs1的时间为b，如果dqs1在dqs2之前，那么延迟a为正，如果dqs2在dqs1之前，那么延迟a为负。第一延迟单元210的延迟为td=b，第二延迟单元220的延迟为td=b-a，第三延迟单元230的延迟为td=b+a，第四延迟240的延迟为td=b。

其中，请参考图3，图3为本发明一实施例的延迟单元的示意图，所述延迟单元为MOS级电路，通过4级电路进行连接，通常的延迟模块为延迟单元的级联，n1和p1总是相反信号，p2和n2总是相反信号，n3和p3总是相反信号。对于延迟为b的延迟单元，将p1，p2，p3接为010或100，对于延迟为b+a的延迟单元，将 p1，p2，p3接为000，对于延迟为b-a的延迟单元，将p1，p2，p3接为111。通过调节几路管子的比例，可以得到a恰好为c的三分之一。

请参考图4，图4为本发明另一实施例的延迟单元的示意图，在另一实施例中，延迟单元由若干非门组成，通过选择器可以选择大的延迟还是小的延迟，实现加速和减慢的效果。

请继续参考图5，图5为本发明再一实施例的延迟单元的示意图，在再一实施例中，延迟单元由若干与非门组成，通过选择可以使得信号经过的与非门的个数不一样来调节延迟。

请继续参考图6、图7、图8，图6为本发明一实施例中的仲裁模块示意图，图7为本发明图6实施例中的一种信号时序图；图8为本发明图6实施例中的另一种信号时序图。原始同步信号包括第一同步信号dqs1、第二同步信号dqs2；所述仲裁模块10中，所述第一同步信号dqs1连接于逻辑与门71的第一端；所述第二同步信号dqs2连接于非门72再连接于逻辑与门71的第二端产生第一脉冲QA；所述第二同步信号dqs2连接于逻辑与门71的第一端；所述第一同步信号dqs1连接于非门72再连接于逻辑与门71的第二端产生第二脉冲QB；通过比较第一脉冲dqs1、第二脉冲dqs2的宽度判断原始同步信号的时间差，对原始同步信号进行仲裁。当DQS1和DQS2有先后的时候，会在QA或QB出现脉冲，脉冲会去对延迟单元做相应的“加速（QA或QB为1）”和“减慢（QA或QB为0）”操作。而产生的QA和QB脉冲宽度可以表征DQS1和DQS2的时间差，从而延迟单元中被加速或减慢也是和QA和QB的脉冲段度相关，得到的4个dqs<0>,dqs<1>,dqs<2>,dqs<3>的时间差也会跟随DQS1和DQS2的时间差变化。

请继续参考图9，图9为本发明另一实施例中的仲裁模块示意图，仲裁模块10包括两个D触发器1002和一个与门1001，所述原始同步信号包括第一同步信号dqs1、第二同步信号dqs2，通过仲裁模块10产生第一脉冲QA、第二脉冲QB；通过第一脉冲QA、第二脉冲QB与第一同步信号dqs1、第二同步信号dqs2上升沿的同步与否对原始同步信号进行仲裁，QA会在dqs1的上沿产生上升沿，QB会在dqs2的上升沿产生上升沿，如果得到了 dqs1和dqs2的上升沿，表明dqs1和dqs2没有差异，结束判断。

请继续参考图10，图10为本发明另一实施例中源同步电路的模块示意图。本实施例的仲裁模块采用图6实施例中的电路设计，本实施例中延迟单元分别为：td=b+0*a; td=b+x*a; td=b+y*a; td=b+0*a，其中，通过调节x为x₁、x₂……x_n,，y为y₁、y₂……y_n可选择的在延迟单元td=b+0*a与延迟单元td=b+0*a之间内插若干信号，在图11中延迟单元1101td=b+x*a表示td=b+x₁*a; td=b+x₂*a……td=b+x_n*a的若干延迟单元组；延迟单元1102 td=b+y*a表示td=b+y₁*a; td=b+y₂*a……td=b+y_n*a的若干延迟单元组,n为大于等于2的自然数。通过调节延迟模块的比例个数来调节x和y的值。延迟单元分别为：td=b+0*a; td=b+x*a; td=b+y*a; td=b+0*a；其中x,y可以分别设置为x₁、x₂……x_n, y₁、y₂……y_n，目的在于使至少2个同步信号变为2N个变更同步信号，N=为大于等于2的自然数；n=N-1。

在本实施例中，N=2，n=1。所述延迟模块分别为：td=b+0*a; td=b+x*a; td=b+y*a; td=b+0*a；其中x=1/3,y=-1/3或x=-1/3,y=1/3。从2个原始同步信号生成4个变更同步信号。

请继续参考图11，图11为本发明再一实施例中源同步电路的模块示意图。本实施例的仲裁模块采用图6实施例中的电路设计，通过本发明的方法，从2个原始同步信号生成6个变更同步信号，通过调节延迟模块20的比例个数来调节x和y的值延迟单元分别为：td=b+0*a; td=b+x*a; td=b+y*a; td=b+0*a；其中x,y可以分别设置为x₁、x₂……x_n, y₁、y₂……y_n，目的在于使至少2个同步信号变为2N个变更同步信号，N=为大于等于2的自然数；其中n=N-1。

在图11中，N=3，n=2。所述延迟模块分别为：td=b+0*a; td=b+x₁*a; td=b+x₂*a; td=b+y₁*a; td=b+y₂*a td=b+0*a；其中x₁=0.2,x₂=0.4,y₁=-0.2,y₂=-0.4或x₁=-0.2,x₂=-0.4,y₁=0.2,y₂=0.4，取决于同步信号的先后顺序。

当N为大于3的自然数时，通过调整的x值和y值可以得到2*N个信号。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。