1.一种数据传输接口的源同步电路，配置于动态随机存取存储器与片上系统之间的接口连接，包括：
仲裁模块、延迟模块；
所述仲裁模块适于接收至少两个原始同步信号，通过判断所述原始同步信号的先后顺序及时间差，产生控制信号控制延迟模块的延迟；通过延迟模块对原始同步信号延迟，使至少2个同步信号变为2N个变更同步信号，N为大于等于2的自然数。
2.根据权利要求1所述的数据传输接口的源同步电路，其特征在于，所述动态随机存取存储器与片上系统之间包括若干数据信号，所述若干数据信号分组共用所述同步信号。
3.根据权利要求1所述的数据传输接口的源同步电路，其特征在于，所述延迟模块包括2N个延迟模块，N为大于等于2的自然数。
4.根据权利要求3所述的数据传输接口的源同步电路，其特征在于，当N=2时，所述延迟模块分别为：td=b+0*a; td=b+x*a; td=b+y*a; td=b+0*a；其中x=1/3,y=-1/3或x=-1/3,y=1/3，取决于同步信号的先后顺序，而a接近于两个同步信号时间差c。
5.根据权利要求3所述的数据传输接口的源同步电路，当N=3时，所述延迟模块分别为：td=b+0*a; td=b+x1*a; td=b+x2*a; td=b+y1*a; td=b+y2*a td=b+0*a；其中x1=0.2,x2=0.4,y1=-0.2,y2=-0.4或x1=-0.2,x2=-0.4,y1=0.2,y2=0.4，取决于同步信号的先后顺序,a接近于两个同步信号时间差c。
6.根据权利要求3所述的数据传输接口的源同步电路，当N为大于3的自然数时，通过调整的x值和y值可以得到2*N个信号。
7.根据权利要求1所述的数据传输接口的源同步电路，其特征在于，所述原始同步信号包括第一同步信号、第二同步信号；所述仲裁模块中，所述第一同步信号连接于逻辑与门的第一端；所述第二同步信号连接于非门再连接于逻辑与门的第二端产生第一脉冲；
所述第二同步信号连接于逻辑与门的第一端；所述第一同步信号连接于非门再连接于逻辑与门的第二端产生第二脉冲；
通过比较第一脉冲、第二脉冲的宽度判断原始同步信号的时间差，对原始同步信号进行仲裁。
8.根据权利要求1所述的数据传输接口的源同步电路，其特征在于，所述原始同步信号包括第一同步信号、第二同步信号，通过仲裁模块产生第一脉冲、第二脉冲；通过第一脉冲、第二脉冲与第一同步信号、第二同步信号上升沿的同步与否，对原始同步信号进行仲裁。