半导体系统及其控制方法与流程

本申请要求于2015年8月31日提交至韩国专利局的韩国申请No.10-2015-0123095的优先权，其全部内容通过引用合并于此。

技术领域

本发明各种实施例总体而言涉及半导体集成电路，尤其涉及一种半导体系统及其控制方法

背景技术：

可以将半导体装置耦接到控制器。控制器可以被配置成控制半导体装置。通常，半导体系统可以包括半导体装置和控制器。

由于关于半导体系统的高速趋势，半导体装置和控制器也可以被设计为具有高处理速率。

为了加速半导体系统，已对半导体装置和控制器的高速运行以及半导体装置和控制器的高速信号处理进行了研究，并且该研究还将持续进行。

技术实现要素：

根据一实施例，可以提供一种半导体系统。所述半导体系统可以包括控制器和电耦接到所述控制器的缓冲芯片。所述半导体系统可以包括电耦接到所述缓冲芯片的多个存储芯片。所述缓冲芯片可以被配置成对从所述多个存储芯片之中的至少一对存储芯片输出的数据执行逻辑运算并向所述控制器输出所述逻辑运算结果或向所述多个存储芯片之中除了输出所述数据的所述至少一对存储芯片以外的其它存储芯片提供所述逻辑运算结果。

根据一实施例，可以提供一种控制半导体系统的方法。所述方法可以包括从第一存储芯片输出数据以及从第二存储芯片输出数据。所述方法可以包括确定是否执行运算。所述方法可以包括：当确定为不执行所述运算时，向控制器提供从所述第一存储芯片输出的数据和从所述第二存储芯片输出的数据。所述方法可以包括：当确定为执行所述运算时，对从所述第一存储芯片输出的数据和从所述第二存储芯片输出的数据执行第一运算和第二运算。所述方法可以包括选择所述第一运算和所述第二运算的结果将被传送到的存储芯片。

根据一实施例，可以提供一种半导体系统。所述半导体系统可以包括控制器和电耦接到所述控制器的缓冲芯片。所述半导体系统可以包括电耦接到所述缓冲芯片的多个存储芯片，其中每个存储芯片包括至少一个芯片数据端子。所述缓冲芯片可以被配置成对从所述多个存储芯片之中的至少一对芯片数据端子输出的数据执行逻辑运算，并向所述控制器输出所述逻辑运算结果或向所述多个存储芯片之中除了输出所述数据的所述至少一对芯片数据端子以外的其它芯片数据端子提供所述逻辑运算结果。

根据一实施例，可以提供一种控制半导体系统的方法。所述方法可以包括从第一数据芯片端子和第二数据芯片端子输出数据。所述方法可以包括确定是否执行运算。所述方法可以包括：当确定为不执行所述运算时，向控制器提供从所述第一数据芯片端子输出的数据和从所述第二数据芯片端子输出的数据。所述方法可以包括：当确定为执行所述运算时，对从所述第一数据芯片端子输出的数据和从所述第二数据芯片端子输出的数据执行第一运算和第二运算。所述方法可以包括选择所述第一运算和所述第二运算的结果将被传送到的数据芯片端子。

附图说明

图1为配置图，示出根据一实施例的半导体系统的一个示例代表；

图2为示出图1的半导体系统的缓冲芯片和存储芯片的配置的一个示例代表的图；

图3为配置图，示出图2的第一运算控制器的一个示例代表；

图4为配置图，示出图2的第一输入/输出(I/O)控制器的一个示例代表；

图5为配置图，示出图2的第一信道数据传送电路的一个示例代表；

图6为示出图1的半导体系统的缓冲芯片和存储芯片的配置的一个示例代表的图；

图7为流程图，示出根据一实施例的半导体系统的控制方法的一个示例代表。

具体实施方式

下文将参照附图描述例示性实施例。本文中参照横截面图描述本发明的例示性实施例，所述横截面图为例示性实施例(和中间结构)的示意图。照此，将预料到由于例如制造技术和/或公差引起的示图形状的变化。因此，例示性实施例不应被理解为局限于本 文示出的区域的特殊形状，而是可以包括由于例如制造引起的形状的偏差。在附图中，为清晰起见，可以放大层和区域的长度和尺寸。在附图中相似的附图标记表示相似的元件。还应理解，当层被称为位于其它层或衬底“上”时，其可以直接位于其它层或衬底上，或者也可以存在介入层。

尽管将示出和描述几个实施例，但是本领域的普通技术人员将理解，可以对这些例示性实施例做出改变，而不背离本发明的原理和精神。

参照图1，根据一实施例的半导体系统可以包括控制器100、缓冲芯片200和第一至第四存储芯片310、320、330和340。图1示出第一至第四存储芯片310至340，即，四个存储芯片，但是存储芯片的数量非局限于此。参照图1，第一至第四存储芯片310、320、330和340层叠在缓冲芯片200上。然而，第一至第四存储芯片310、320、330和340和缓冲芯片可以不同地定位，并且其中的一些或全部可以非彼此层叠。

控制器100可以电耦接到缓冲芯片200。控制器100可以向缓冲芯片200提供多个控制信号CTRL，并且控制器100可以向缓冲芯片200传递数据或从缓冲芯片200接收数据DATA。

缓冲芯片200可以安置在控制器100和第一至第四存储芯片310至340之间，并且缓冲芯片200可以电耦接到控制器100和第一至第四存储芯片310至340。缓冲芯片200可以向第一至第四存储芯片310至340传送从控制器100提供的所述多个控制信号CTRL和数据DATA，并将从第一至第四存储芯片310至340输出的数据DATA传送到控制器100。在一个实施例中，缓冲芯片200可以电耦接在控制器100和第一至第四存储芯片310至340之间。

第一至第四存储芯片310至340可以执行对应于通过缓冲芯片200从控制器100传送的所述多个控制信号CTRL的操作，并且可以执行将数据DATA储存于其中的操作以及从其中输出储存的数据的操作。

根据一实施例的半导体系统可以包括缓冲芯片200。缓冲芯片200可以被配置成将从第一至第四存储芯片310至340输出的数据传送到控制器100，或将从第一至第四存储芯片310至340中的一个输出的数据传送到其它存储芯片。缓冲芯片200可以被配置成对从第一至第四存储芯片输出的数据执行逻辑运算并将逻辑运算结果传送到控制器100或存储芯片310至340中的一个。逻辑运算可以包括，例如但非局限于，对数据的如加法、减法、乘法和除法等的运算。

图2示出根据一实施例的半导体系统的缓冲芯片200和存储芯片310至340的配置 的一个示例代表。

缓冲芯片200可以电耦接到第一至第四存储芯片310至340。例如，缓冲芯片200可以电耦接到第一存储芯片310的第一芯片数据输入/输出(I/O)端子CH1DQ、第二存储芯片320的第二芯片数据I/O端子CH2DQ、第三存储芯片330的第三芯片数据I/O端子CH3DQ和第四存储芯片340的第四芯片数据I/O端子CH4DQ。在本示例中，第一存储芯片310可以通过第一芯片数据I/O端子CH1DQ输入和输出数据。第二存储芯片320可以通过第二芯片数据I/O端子CH2DQ输入和输出数据。第三存储芯片330可以通过第三芯片数据I/O端子CH3DQ输入和输出数据。第四存储芯片340可以通过第四芯片数据I/O端子CH4DQ输入和输出数据。

参照图2，缓冲芯片200可以包括第一和第二运算控制器211和212、第一至第四I/O控制器221、222、223和224以及第一和第二信道数据传送电路231和232。

响应于第一和第二芯片读取信号RD1和RD2、第一和第二芯片写入信号WR1和WR2以及运算读取信号OP_read，第一运算控制器211可以将从第一存储芯片310接收的数据和从第二存储芯片320接收的数据输出为第一芯片备用数据CH1_dp和第二芯片备用数据CH2_dp，或者可以对从第一存储芯片310接收的数据和从第二存储芯片320接收的数据执行逻辑运算并输出逻辑运算结果作为第一芯片备用数据CH1_dp和第二芯片备用数据CH2_dp。响应于第一和第二芯片读取信号RD1和RD2、第一和第二芯片写入信号WR1和WR2以及运算读取信号OP_read，第一运算控制器211可以向第一和第二存储芯片310和320输出从第一和第二I/O控制器221和222输入的第一芯片备用数据CH1_dp和第二芯片备用数据CH2_dp。例如，当使能第一和第二芯片读取信号RD1和RD2时，第一运算控制器211可以输出从第一存储芯片310输出的数据和从第二存储芯片320输出的数据作为第一芯片备用数据CH1_dp和第二芯片备用数据CH2_dp。当使能第一和第二芯片读取信号RD1和RD2并使能运算读取信号OP_read时，第一运算控制器211可以对从第一存储芯片310输出的数据和从第二存储芯片320输出的数据执行第一逻辑运算并输出第一逻辑运算结果作为第一芯片备用数据CH1_dp，并对从第一存储芯片310输出的数据和从第二存储芯片320输出的数据执行第二逻辑运算并输出第二逻辑运算结果作为第二芯片备用数据CH2_dp。当使能第一和第二芯片写入信号WR1和WR2时，第一运算控制器211可以向第一和第二存储芯片310和320输出从第一I/O控制器221接收的第一芯片备用数据CH1_dp和从第二I/O控制器222接收的第二芯片备用数据CH2_dp。

响应于第三和第四芯片读取信号RD3和RD4、第三和第四芯片写入信号WR3和WR4以及运算读取信号OP_read，第二运算控制器212可以输出从第三存储芯片330接 收的数据和从第四存储芯片340接收的数据作为第三芯片备用数据CH3_dp和第四芯片备用数据CH4_dp，或者可以对从第三存储芯片330接收的数据和从第四存储芯片340接收的数据执行逻辑运算并输出逻辑运算结果作为第三芯片备用数据CH3_dp和第四芯片备用数据CH4_dp。响应于第三和第四芯片读取信号RD3和RD4、第三和第四芯片写入信号WR3和WR4以及运算读取信号OP_read，第二运算控制器212可以向第三和第四存储芯片330和340输出从第三和第四I/O控制器223和224输入的第三芯片备用数据CH3_dp和第四芯片备用数据CH4_dp。例如，当使能第三和第四芯片读取信号RD3和RD4时，第二运算控制器212可以输出从第三存储芯片330输出的数据和从第四存储芯片340输出的数据作为第三芯片备用数据CH3_dp和第四芯片备用数据CH4_dp。当使能第三和第四芯片读取信号RD3和RD4并使能运算读取信号OP_read时，第二运算控制器212可以对从第三存储芯片330输出的数据和从第四存储芯片340输出的数据执行第一逻辑运算并输出第一逻辑运算结果作为第三芯片备用数据CH3_dp，并且对从第三存储芯片330输出的数据和从第四存储芯片340输出的数据执行第二逻辑运算并输出第二逻辑运算结果作为第四芯片备用数据CH4_dp。当使能第三和第四芯片写入信号WR3和WR4时，第二运算控制器212可以向第三和第四存储芯片330和340输出从第三I/O控制器223接收的第三芯片备用数据CH3_dp和从第四I/O控制器224接收的第四芯片备用数据CH4_dp。

响应于第一芯片读取信号RD1和第一芯片写入信号WR1，第一I/O控制器221可以输出第一芯片数据CH1_DATA作为第一芯片备用数据CH1_dp或输出第一芯片备用数据CH1_dp作为第一芯片数据CH1_数据。例如，当使能第一芯片写入信号WR1时，第一I/O控制器221可以输出第一芯片数据CH1_DATA作为第一芯片备用数据CH1_dp。当使能第一芯片读取信号RD1时，第一I/O控制器221可以输出第一芯片备用数据CH1_dp作为第一芯片数据CH1_DATA。在本示例中，第一芯片备用数据CH1_dp可以表示在第一运算控制器211和第一I/O控制器221之间交换的数据，而第一芯片数据CH1_DATA可以表示在第一I/O控制器221和控制器(参看图1的100)之间交换的数据。

响应于第二芯片读取信号RD2和第二芯片写入信号WR2，第二I/O控制器222可以输出第二芯片数据CH2_DATA作为第二芯片备用数据CH2_dp，或输出第二芯片备用数据CH2_dp作为第二芯片数据CH2_DATA。例如，当使能第二芯片写入信号WR2时，第二I/O控制器222可以输出第二芯片数据CH2_DATA作为第二芯片备用数据CH2_dp。当使能第二芯片读取信号RD2时，第二I/O控制器222可以输出第二芯片备用数据CH2_dp作为第二芯片数据CH2_DATA。在本示例中，第二芯片备用数据CH2_dp可以表示在第一运算控制器211和第二I/O控制器222之间交换的数据，而第二芯片数据 CH2_DATA可以表示在第二I/O控制器222和控制器100之间交换的数据。

响应于第三芯片读取信号RD3和第三芯片写入信号WR3，第三I/O控制器223可以输出第三芯片数据CH3_DATA作为第三芯片备用数据CH3_dp，或输出第三芯片备用数据CH3_dp作为第三芯片数据CH3_DATA。例如，当使能第三芯片写入信号WR3时，第三I/O控制器223可以输出第三芯片数据CH3_DATA作为第三芯片备用数据CH3_dp。当使能第三芯片读取信号RD3时，第三I/O控制器223可以输出第三芯片备用数据CH3_dp作为第三芯片数据CH3_DATA。在本示例中，第三芯片备用数据CH3_dp可以表示在第二运算控制器212和第三I/O控制器223之间交换的数据，而第三芯片数据CH3_DATA可以表示在第三I/O控制器223和控制器100之间交换的数据。

响应于第四芯片读取信号RD4和第四芯片写入信号WR4，第四I/O控制器224可以输出第四芯片数据CH4_DATA作为第四芯片备用数据CH4_dp，或输出第四芯片备用数据CH4_dp作为第四芯片数据CH4_DATA。例如，当使能第四芯片写入信号WR4时，第四I/O控制器224可以输出第四芯片数据CH4_DATA作为第四芯片备用数据CH4_dp。当使能第四芯片读取信号RD4时，第四I/O控制器224可以输出第四芯片备用数据CH4_dp作为第四芯片数据CH4_DATA。在本示例中，第四芯片备用数据CH4_dp可以表示在第二运算控制器212和第四I/O控制器224之间交换的数据，而第四芯片数据CH4_DATA可以表示在第四I/O控制器224和控制器100之间交换的数据。

响应于第一和第三芯片传送信号TRANS1和TRANS3，第一信道数据传送电路231可以输出第一芯片备用数据CH1_dp作为第三芯片备用数据CH3_dp，或输出第三芯片备用数据CH3_dp作为第一芯片备用数据CH1_dp。例如，当使能第一芯片传送信号TRANS1时，第一信道数据传送电路231可以向第二运算控制器212和第三I/O控制器223传送第一芯片备用数据CH1_dp作为第三芯片备用数据CH3_dp。当使能第三芯片传送信号TRANS3时，第一信道数据传送电路231可以向第一运算控制器211和第一I/O控制器221传送第三芯片备用数据CH3_dp作为第一芯片备用数据CH1_dp。

响应于第二和第四芯片传送信号TRANS2和TRANS4，第二信道数据传送电路232可以输出第二芯片备用数据CH2_dp作为第四芯片备用数据CH4_dp或输出第四芯片备用数据CH4_dp作为第二芯片备用数据CH2_dp。例如，当使能第二芯片传送信号TRANS2时，第二信道数据传送电路232可以向第二运算控制器212和第四I/O控制器224传送第二芯片备用数据CH2_dp作为第四芯片备用数据CH4_dp。当使能第四芯片传送信号TRANS4时，第二信道数据传送电路232可以向第一运算控制器211和第二I/O控制器222传送第四芯片备用数据CH4_dp作为第二芯片备用数据CH2_dp。

参照图3，第一运算控制器211可以包括第一至第四驱动器DR1、DR2、DR3和DR4、第一和第二复用器MUX1和MUX2、第一逻辑运算元件XOR和第二逻辑运算元件AND。

当使能第一芯片写入信号WR1时，第一驱动器DR1可以被激活并向第一存储芯片310的第一芯片数据I/O端子CH1DQ输出第一芯片备用数据CH1_dp。

当使能第二芯片写入信号WR2时，第二驱动器DR1可以被激活并向第二存储芯片320的第二芯片数据I/O端子CH2DQ输出第二芯片备用数据CH2_dp。

第一逻辑运算元件XOR可以对从第一芯片数据I/O端子CH1DQ输出的数据和从第二芯片数据I/O端子CH2DQ输出的数据执行第一逻辑运算并输出第一逻辑运算结果。例如，第一逻辑运算元件XOR可以包括“异或”(XOR)门。当从第一芯片数据I/O端子CH1DQ输出的数据与从第二芯片数据I/O端子CH2DQ输出的数据相同时，第一逻辑运算元件XOR可以输出低电平的输出信号，而当从第一芯片数据I/O端子CH1DQ输出的数据不同于从第二芯片数据I/O端子CH2DQ输出的数据时，其输出高电平的输出信号。

第二逻辑运算元件AND可以对从第一芯片数据I/O端子CH1DQ输出的数据和从第二芯片数据I/O端子CH2DQ输出的数据执行第二逻辑运算并输出第二逻辑运算结果。例如，第二逻辑运算元件AND可以包括“与”门。当从第一芯片数据I/O端子CH1DQ输出的数据和从第二芯片数据I/O端子CH2DQ输出的数据处于高电平时，第二逻辑运算元件AND可以输出高电平的输出信号，而当从第一芯片数据I/O端子CH1DQ输出的数据和从第二芯片数据I/O端子CH2DQ输出的数据中的任一种处于低电平时，其输出低电平的输出信号。

响应于运算读取信号OP_read，第一复用器MUX1可以输出第一逻辑运算元件XOR的输出信号和第一芯片数据I/O端子CH1DQ的输出信号中的一种。例如，当使能运算读取信号OP_read时，第一复用器MUX1可以输出第一逻辑运算元件XOR的输出信号作为输出信号。当禁止运算读取信号OP_read时，第一复用器MUX1可以输出从第一芯片数据I/O端子CH1DQ输出的信号作为输出信号。

响应于运算读取信号OP_read，第二复用器MUX2可以输出第二逻辑运算元件AND的输出信号和第二芯片数据I/O端子CH2DQ的输出信号中的一种。例如，当使能运算读取信号OP_read时，第二复用器MUX2可以输出第二逻辑运算元件AND的输出信号作为输出信号。当禁止运算读取信号OP_read时，第二复用器MUX2可以输出从第二芯片数据I/O端子CH2DQ输出的信号作为输出信号。

当使能第一芯片读取信号DR1时，第三驱动器DR3可以被激活并输出第一复用器MUX1的输出信号作为第一芯片备用数据CH1_dp。

当使能第二芯片读取信号DR2时，第四驱动器DR4可以被激活并输出第二复用器MUX2的输出信号作为第二芯片备用数据CH2_dp。

在第一存储芯片310的写入操作中，即，当使能第一芯片写入信号WR1时，根据一实施例的具有上述配置的第一运算控制器211可以通过第一驱动器DR1向第一芯片数据I/O端子CH1DQ提供第一芯片备用数据CH1_dp，并且第一存储芯片310可以通过第一芯片数据I/O端子CH1DQ接收第一芯片备用数据CH1_dp作为数据。在第二存储芯片320的写入操作中，即，当使能第二芯片写入信号WR2时，第一运算控制器211可以通过第二驱动器DR2向第二芯片数据I/O端子CH2DQ提供第二芯片备用数据CH2_dp，并且第二存储芯片320可以通过第二芯片数据I/O端子CH2DQ接收第二芯片备用数据CH2_dp作为数据。在第一存储芯片310的读取操作中，即，当使能第一芯片读取信号RD1并禁止运算读取信号OP_read时，第一运算控制器211可以输出从第一存储芯片310的第一芯片数据I/O端子CH1DQ输出的数据作为第一芯片备用数据CH1_dp。在第二存储芯片320的读取操作中，即，当使能第二芯片读取信号RD2并禁止运算读取信号OP_read时，第一运算控制器211可以输出从第二存储芯片320的第二芯片数据I/O端子CH2DQ输出的数据作为第二芯片备用数据CH2_dp。在运算读取操作中，即，当使能第一和第二芯片读取信号RD1和RD2并使能运算读取信号OP_read时，第一运算控制器211可以对从第一存储器310的第一芯片数据I/O端子CH1DQ输出的数据和从第二存储芯片320的第二芯片数据I/O端子CH2DQ输出的数据执行第一和第二逻辑运算，并且可以输出第一逻辑运算结果作为第一芯片备用数据CH1_dp以及输出第二逻辑运算结果作为第二芯片备用数据CH2_dp。

第二运算控制器212与第一运算控制器211的不同之处在于，其输入和输出信号不同于第一运算控制器211的输入和输出信号，但是第二运算控制器212的配置和操作可以与第一运算控制器211的配置和操作相同。因此，将省略对第二运算控制器212的配置的描述，且下文将描述第二运算控制器212的操作。

在第三存储芯片330的写入操作中，即，当使能第三芯片写入信号WR3时，第二运算控制器212可以向第三芯片数据I/O端子CH3DQ提供第三芯片备用数据CH3_dp，并且第三存储芯片330可以通过第三芯片数据I/O端子CH3DQ接收第三芯片备用数据CH3_dp作为数据。在第四存储芯片340的写入操作中，即，当使能第四芯片写入信号WR4时，第二运算控制器212可以向第四芯片数据I/O端子CH4DQ提供第四芯片备用数据CH4_dp，并且第四存储芯片340可以通过第四芯片数据I/O端子CH4DQ接收第 四芯片备用数据CH4_dp作为数据。在第三存储芯片330的读取操作中，即，当使能第三芯片读取信号RD3并禁止运算读取信号OP_read时，第二运算控制器212可以输出从第三存储芯片330的第三芯片数据I/O端子CH3DQ输出的数据作为第三芯片备用数据CH3_dp。在第四存储芯片340的读取操作中，即，当使能第四芯片读取信号RD4并禁止运算读取信号OP_read时，第二运算控制器212可以输出从第四存储芯片340的第四芯片数据I/O端子CH4DQ输出的数据作为第四芯片备用数据CH4_dp。在运算读取操作中，即，当使能第三和第四芯片读取信号RD3和RD4并使能运算读取信号OP_read时，第二运算控制器212可以对从第三存储芯片330的第三芯片数据I/O端子CH3DQ输出的数据和从第四存储芯片340的第四芯片数据I/O端子CH4DQ输出的数据执行第一和第二逻辑运算，并且可以输出第一逻辑运算结果作为第三芯片备用数据CH3_dp并输出第二逻辑运算结果作为第四芯片备用数据CH4_dp。

参照图4，第一I/O控制器221可以包括第五驱动器DR5和第六驱动器DR6。

当使能第一芯片读取信号RD1时，第五驱动器DR5可以被激活并输出第一芯片备用数据CH1_dp作为第一芯片数据CH1_DATA。

当使能第一芯片写入信号WR1时，第六驱动器DR6可以被激活并输出第一芯片数据CH1_DATA作为第一芯片备用数据CH1_dp。

第二至第四I/O控制器222至224与第一I/O控制器221的不同之处在于，其输入和输出信号不同于第一I/O控制器221的输入和输出信号，但是第二至第四I/O控制器222至224的配置可以与第一I/O控制器221的配置相同。

参照图5，第一信道数据传送电路231可以包括第七驱动器DR7和第八驱动器DR8。

当使能第一芯片传送信号TRANS1时，第七驱动器DR7可以被激活并输出第一芯片备用数据CH1_dp作为第三芯片备用数据CH3_dp。

当使能第三芯片传送信号TRANS3时，第八驱动器DR8可以被激活并输出第三芯片备用数据CH3_dp作为第一芯片备用数据CH1_dp。

第二信道数据传送电路232与第一信道数据传送电路231的不同之处在于，其输入和输出信号不同于第一信道数据传送电路231的输入和输出信号，但是第二信道数据传送电路232的配置可以与第一信道数据传送电路231的配置相同。

下文将描述根据一实施例的具有上述配置的半导体系统的操作。

将描述通过缓冲芯片200向控制器100输出从第一存储芯片310输出的数据作为第一芯片数据CH1_DATA的操作。

第一存储芯片310可以通过第一芯片数据I/O端子CH1DQ输出数据，并且可以向缓冲芯片200的第一运算控制器211输入从第一存储芯片310输出的数据。

在使能第一芯片读取信号RD1并禁止运算读取信号OP_read的状态下，第一运算控制器211可以输出从第一芯片数据I/O端子CH1DQ输入的数据作为第一芯片备用数据CH1_dp。

当使能第一芯片读取信号RD1时，第一I/O控制器221可以向控制器100提供第一芯片备用数据CH1_dp作为第一芯片数据CH1_DATA。

将描述通过缓冲芯片200向控制器100输出从第二存储芯片320输出的数据作为第二芯片数据CH2_DATA的操作。

第二存储芯片320可以通过第二芯片数据I/O端子CH2DQ输出数据，并且可以向缓冲芯片200的第一运算控制器211输入从第二存储芯片320输出的数据。

在使能第二芯片读取信号RD2并禁止运算读取信号OP_read的状态下，第一运算控制器211可以输出从第二芯片数据I/O端子CH2DQ输入的数据作为第二芯片备用数据CH2_dp。

当使能第二芯片读取信号RD2时，第二I/O控制器222可以向控制器100提供第二芯片备用数据CH2_dp作为第二芯片数据CH2_DATA。

将描述通过缓冲芯片200向控制器100输出从第三存储芯片330输出的数据作为第三芯片数据CH3_DATA的操作。

第三存储芯片330可以通过第三芯片数据I/O端子CH3DQ输出数据，并且可以向缓冲芯片200的第二运算控制器212输入从第三存储芯片330输出的数据。

在使能第三芯片读取信号RD3并禁止运算读取信号OP_read的状态下，第二运算控制器212可以输出从第三芯片数据I/O端子CH3DQ输入的数据作为第三芯片备用数据CH3_dp。

当使能第三芯片读取信号RD3时，第三I/O控制器223可以向控制器100提供第三芯片备用数据CH3_dp作为第三芯片数据CH3_DATA。

将描述通过缓冲芯片200向控制器100输出从第四存储芯片340输出的数据作为第四芯片数据CH4_DATA的操作。

第四存储芯片340可以通过第四芯片数据I/O端子CH4DQ输出数据，并且可以向缓冲芯片200的第二运算控制器212输入从第四存储芯片340输出的数据。

在使能第四芯片读取信号RD4并禁止运算读取信号OP_read的状态下，第二运算控制器212可以输出从第四芯片数据I/O端子CH4DQ输入的数据作为第四芯片备用数据CH4_dp。

当使能第四芯片读取信号RD4时，第四I/O控制器224可以向控制器100提供第四芯片备用数据CH4_dp作为第四芯片数据CH4_DATA。

将描述向控制器100或第三和第四存储芯片330和340传送对从第一存储芯片310输出的数据和从第二存储芯片320输出的数据的逻辑运算结果的操作。

通过第一芯片数据I/O端子CH1DQ从第一存储芯片310输出的数据以及通过第二芯片数据I/O端子CH2DQ从第二存储芯片320输出的数据可以被输入至缓冲芯片200的第一运算控制器211。

当在使能第一和第二芯片读取信号RD1和RD2的状态下使能运算读取信号OP_read时，第一运算控制器211可以对从第一芯片数据I/O端子CH1DQ输入的数据和从第二芯片数据I/O端子CH2DQ输入的数据执行第一逻辑运算并输出第一逻辑运算结果作为第一芯片备用数据CH1_dp，以及第一运算控制器211可以对从第一芯片数据I/O端子CH1DQ输入的数据和从第二芯片数据I/O端子CH2DQ输入的数据执行第二逻辑运算并输出第二逻辑运算结果作为第二芯片备用数据CH2_dp。

可以通过第一和第二I/O控制器221和222向控制器100提供包括第一逻辑运算结果的第一芯片备用数据CH1_dp和包括第二逻辑运算结果的第二芯片备用数据CH2_dp。

可以通过第一和第二信道数据传送电路231和232向第三和第四存储芯片330和340提供包括第一逻辑运算结果的第一芯片备用数据CH1_dp和包括第二逻辑运算结果的第二芯片备用数据CH2_dp。

当使能第一芯片传送信号TRANS1时，第一信道数据传送电路231可以输出第一芯片备用数据CH1_dp作为第三芯片备用数据CH3_dp。

当使能第二芯片传送信号TRANS2时，第二信道数据传送电路232可以输出第二芯 片备用数据CH2_dp作为第四芯片备用数据CH4_dp。

接收使能的第三和第四写入信号WR3和WR4的第二运算控制器212可以向第三存储芯片330提供第三芯片备用数据CH3_dp并向第四存储芯片340提供第四芯片备用数据CH4_dp。

因而，对从第一存储芯片310输出的数据和从第二存储芯片320输出的数据的逻辑运算结果可以被提供至第三和第四存储芯片330和340，并储存在第三和第四存储芯片330和340中。

将描述向控制器100或第一和第二存储芯片310和320传送对从第三存储芯片330输出的数据和从第四存储芯片340输出的数据的逻辑运算结果的操作。

可以向缓冲芯片200的第二运算控制器212输入通过第三芯片数据I/O端子CH3DQ从第三存储芯片330输出的数据和通过第四芯片数据I/O端子CH4DQ从第四存储芯片340输出的数据。

当在使能第三和第四芯片读取信号RD3和RD4的状态下使能运算读取信号OP_read时，第二运算控制器212可以对从第三芯片数据I/O端子CH3DQ输入的数据和从第四芯片数据I/O端子CH4DQ输入的数据执行第一逻辑运算并输出第一逻辑运算结果作为第三芯片备用数据CH3_dp，以及第二运算控制器212可以对从第三芯片数据I/O端子CH3DQ输入的数据和从第四芯片数据I/O端子CH4DQ输入的数据执行第二逻辑运算并输出第二逻辑运算结果作为第四芯片备用数据CH4_dp。

可以通过第三和第四I/O控制器223和224向控制器100提供包括第一逻辑运算结果的第三芯片备用数据CH3_dp和包括第二逻辑运算结果的第四芯片备用数据CH4_dp。

可以通过第一和第二信道数据传送电路231和232向第一和第二存储芯片310和320提供包括第一逻辑运算结果的第三芯片备用数据CH3_dp和包括第二逻辑运算结果的第四芯片备用数据CH4_dp。

当使能第三芯片传送信号TRANS3时，第一信道数据传送电路231可以输出第三芯片备用数据CH3_dp作为第一芯片备用数据CH1_dp。

当使能第四芯片传送信号TRANS4时，第二信道数据传送电路232可以输出第四芯片备用数据CH4_dp作为第二芯片备用数据CH2_dp。

接收使能的第一和第二写入信号WR1和WR2的第一运算控制器211可以向第一存 储芯片310提供第一芯片备用数据CH1_dp并向第二存储芯片320提供第二芯片备用数据CH2_dp。

因而，对从第三存储芯片330输出的数据和从第四存储芯片340输出的数据的逻辑运算结果可以被提供至第一和第二存储芯片310和320，并储存在第一和第二存储芯片310和320中。

将描述向第一至第四存储芯片310至340提供第一至第四芯片数据CH1_DATA、CH2_DATA、CH3_DATA和CH4_DATA的操作。

可以从控制器100向缓冲芯片200提供第一至第四芯片数据CH1_DATA、CH2_DATA、CH3_DATA和CH4_DATA。

响应于使能的第一至第四芯片写入信号WR1、WR2、WR3和WR4，第一至第四I/O控制器221至224可以向第一和第二运算控制器211和212提供第一至第四芯片数据CH1_DATA、CH2_DATA、CH3_DATA和CH4_DATA作为第一至第四芯片备用数据CH1_dp、CH2_dp、CH3_dp和CH4_dp。

接收使能的第一和第二写入信号WR1和WR2的第一运算控制器211可以向第一存储芯片310提供第一芯片备用数据CH1_dp并向第二存储芯片320提供第二芯片备用数据CH2_dp。

接收使能的第三和第四写入信号WR3和WR4的第二运算控制器212可以向第三存储芯片330提供第三芯片备用数据CH3_dp并向第四存储芯片340提供第四芯片备用数据CH4_dp。

根据一实施例的半导体系统可以向存储芯片提供数据块，或者从存储芯片向控制器提供数据块，或者可以对从存储芯片输出的数据块执行逻辑运算并向控制器或除了输出所述数据块的存储芯片以外的其它存储芯片提供逻辑运算结果。

已使用图2示出的实施例来描述其中向存储芯片中的每一个提供一个芯片数据I/O端子的半导体系统。然而，可以向存储芯片中的每一个提供多个芯片数据I/O端子，并且在缓冲芯片中提供的电路的配置可以根据所述多个芯片数据I/O端子发生变化。

图6示出根据一实施例的一种半导体系统的一个示例代表，其中存储芯片310、320、330和340中的每一个包括多个芯片数据I/O端子。

第一存储芯片310可以包括多个芯片数据I/O端子CH1DQ(1)至CH1DQ(n)。

第二存储芯片320可以包括多个芯片数据I/O端子CH2DQ(1)至CH2DQ(n)。

第三存储芯片330可以包括多个芯片数据I/O端子CH3DQ(1)至CH3DQ(n)。

第四存储芯片340可以包括多个芯片数据I/O端子CH4DQ(1)至CH4DQ(n)。

多个第一运算控制器211-1至211-n，即，第1-1运算控制器211-1至第1-n运算控制器211-n，可以耦接到第一和第二存储芯片310和320中所包括的所述多个芯片数据I/O端子CH1DQ(1)至CH1DQ(n)和CH2DQ(1)至CH2DQ(n)之中对应的芯片数据I/O端子。

可以将多个第一I/O控制器221-1至221-n和多个第二I/O控制器222-1至222-n耦接到所述多个第一运算控制器211-1至211-n之中对应的运算控制器。

多个第二运算控制器212-1至212-n，即，第2-1运算控制器212-1至第2-n运算控制器212-n，可以耦接到第三和第四存储芯片330和340中所包括的所述多个芯片数据I/O端子CH3DQ(1)至CH3DQ(n)和CH4DQ(1)至CH4DQ(n)之中对应的芯片数据I/O端子。

可以将多个第三I/O控制器223-1至223-n和多个第四I/O控制器224-1至224-n耦接到所述多个第二运算控制器212-1至212-n之中对应的运算控制器。

可以将多个第一信道数据传送电路231-1至231-n和多个第二信道数据传送电路232-1至232-n耦接到所述多个第一运算控制器211-1至211-n和所述多个第二运算控制器212-1至212-n之中对应的运算控制器。

所述多个第一运算控制器211-1至211-n和所述多个第二运算控制器212-1至212-n可以具有与图2的第一运算控制器211和第二运算控制器212相同的配置，并且可以执行与第一运算控制器211和第二运算控制器212相同的操作。所述多个第一I/O控制器221-1至221-n、所述多个第二I/O控制器222-1至222-n、所述多个第三I/O控制器223-1至223-n和所述多个第四I/O控制器224-1至224-n可以具有与图2的第一I/O控制器221、第二I/O控制器222、第三I/O控制器223和第四I/O控制器224相同的配置，并且可以执行与第一I/O控制器221、第二I/O控制器222、第三I/O控制器223和第四I/O控制器224相同的操作。

例如，将参照图7描述一种根据图2示出的实施例的半导体系统的控制方法。

可以从第一和第二存储芯片310和320输出数据(S01)。

可以确定是否响应于运算读取信号OP_read而对从第一存储芯片310输出的数据和从第二存储芯片320输出的数据执行运算(S02)。

当禁止运算读取信号OP_read(即，否)时，则可以向控制器(参看图1的100)提供从第一存储芯片310输出的数据和从第二存储芯片320输出的数据(S03)。

当使能运算读取信号OP_read(即，是)时，则可以对从第一存储芯片310输出的数据和从第二存储芯片320输出的数据执行第一和第二运算(S04)。第一运算可以为图3所示的“异或”逻辑运算，而第二运算可以为图3所示的“与”逻辑运算。

可以响应于第一芯片传送信号TRANS1和第二芯片传送信号TRANS2而选择将向其提供第一和第二运算结果的存储芯片(S05)。

当使能第一芯片传送信号TRANS1时，可以向第一存储芯片330第一运算结果(S06)。

当使能第二芯片传送信号TRANS2时，可以向第四存储芯片340提供第二运算结果(S07)。参照图2，第一芯片读取信号RD1和第一芯片写入信号WR1可以为在第一存储芯片310的读取和写入操作中通过控制器100控制的信号。第二芯片读取信号RD2和第二写入信号WR2可以为在第二存储芯片320的读取和写入操作中通过控制器100控制的信号。第三芯片读取信号RD3和第三芯片写入信号WR3可以为在第三存储芯片330的读取和写入操作中通过控制器100控制的信号。第四芯片读取信号RD4和第四写入信号WR4可以为在第四存储芯片340的读取和写入操作中通过控制器100控制的信号。

上述实施例是说明性的而非限制性的。可以存在各种替代和等效实施例。本发明的实施例非局限于本文所描述的实施例。本发明的实施例亦非局限于任何特定类型的半导体装置。鉴于本公开，其它添加、删减或修改是显而易见的，并且将属于附加的权利要求的范围。