一种用于嵌入式STT‑MRAM芯片工艺流程的加快时序收敛的实现方法与流程

本发明涉及半导体存储器技术领域，尤其涉及一种用于嵌入式stt-mram芯片工艺流程的加快时序收敛的实现方法。

背景技术：

不同于传统的cmos，mram在工艺上的实现是将mtj磁性隧道结嵌入在两层金属中间两端读写器件，这两端分别作为bitline和sourceline对其进行擦除，读和写入等操作。由于工艺上对mtj的制作过程要求极为苛刻，比如光刻litho，刻蚀etch，化学机械剖光cmp等等对本层图形密度patterndensity要求都很敏感。在整个版图布局布线的过程中，大部分面积会被mramarray占有，剩下部分就是逻辑电路部分，包括接口电路，外围控制逻辑，读写电路等等，而这部分通常是没有mram记忆体单元的，这就会导致在工艺制作过程中局部密度剧烈的变化，使记忆体的尺寸，厚度均匀性收到影响，最后直接导致mrambitcell电阻分布过大，读和写的窗口变小。

为了避免这种情况的发生，一般会在非mram的区域也就是逻辑电路的部分也用mtj填充以保证均匀度，如图1所示，有mtjdummy的地方就两条金属线的电容就会大大增加。但是完全将mtj的dummy拿掉又会影响到mtj的均匀性。

技术实现要素：

本发明为克服上述的不足之处，目的在于提供一种用于嵌入式stt-mram芯片工艺流程的加快时序收敛的实现方法，该方法先基于逻辑电路的时序约束提取出对应的关键路径，并指导layout开发者针对这些特殊路径不进行mtjdummy的添加，在加速时序收敛的同时减少静态功耗，进而提高芯片设计的整体实现质量，提升芯片的性能指标。

本发明是通过以下技术方案达到上述目的：一种用于嵌入式stt-mram芯片工艺流程的加快时序收敛的实现方法，包括如下步骤：

(1)布线时基于自动布局布线工具的环境下，读入输入文件；

(2)调用自动布局布线工具的report_timing命令，将时序敏感的关键路径全部抽取到文件critical_path.lst中；

(3)完成routing布线之后，对stt-mram芯片外围逻辑电路部分添加dummy，指定工具读取步骤(2)得到的critical_path.lst文件，排除关键路径对应的的dummy填充。

作为优选，所述的输入文件包括芯片网表、物理工艺库文件、功耗描述文件、设计约束文件。

作为优选，所述设计约束文件包括操作环境约束和时序约束。

作为优选，所述时序敏感的关键路径由基于逻辑电路的时序约束在逻辑电路中提取得到，其标准为时序路径不大于10％的时钟周期。

作为优选，所述步骤(2)针对不同的时钟域各生成一个时序路径文件，并将所有的时序路径文件汇总到文件critical_path.lst中。

作为优选，所述加快时序收敛的实现方法还包括对于外围逻辑电路中的特定器件不添加dummy填充。

作为优选，所述的嵌入式stt-mram芯片包括stt-mram阵列和外围逻辑电路，stt-mram阵列与外围逻辑电路连接。

本发明的有益效果在于：1)本方法在加速时序收敛的同时减少静态功耗，进而提高芯片设计的整体实现质量，提升芯片的性能指标；2)本方法在芯片实现流程中可操作性强，能够显著提高外围电路的时序关键路径的时序裕量，加快时序收敛的速度，并对静态功耗有一定程度的降低，在低功耗高性能stt-mram设计实现中具有极其现实的意义。

附图说明

图1是背景技术中的现有技术示意图；

图2是本发明stt-mram的结构示意图。

具体实施方式

下面结合具体实施例对本发明进行进一步描述，但本发明的保护范围并不仅限于此：

实施例：如图2所示，阵列部分作为stt-mram的主要存储部件，占据了芯片绝大多数的面积。除存储阵列外，外围逻辑电路还有地址译码逻辑，状态与时序控制逻辑，数据通路等等。除了工艺因素之外，在stt-mram的芯片性能最大的部分就是在于外围电路的设计与实现，直接影响到了芯片的频率，功耗等主要性能指标。

在stt-mram芯片的生产流程中，stt-mram是和外围逻辑电路部分是一起制作的，基于现有技术，逻辑电路部分由于引入了额外的dummy填充，因此对芯片的时序和功耗均产生了一定程度的影响。

对于逻辑芯片的时序违例，在布局布线阶段能够进行修复的手段较为有限，如替换成lvt单元，利用usefulskew等技术，对于较大的时序违例必须通过改动rtl代码进行重新综合，因此我们约定在布局布线阶段，时序敏感的关键路径的标准为：timingslack小于等于10％的时钟周期。

一种用于嵌入式stt-mram芯片工艺流程的加快时序收敛的实现方法，具体实现步骤如下：

1.基于自动布局布线工具的环境下，读入如下的输入文件：芯片网表、物理工艺库文件、功耗描述文件(upf/cpf)、设计约束文件(包括操作环境约束以及时序约束)。

2.调用工具的report_timing命令，将所有逻辑电路中时序路径违例小于10％的时钟周期的路径全部抽取到文件critical_path.lst中。针对不同的时钟域，各生成一个时序路径文件，最后将所有的文件汇总到一个文件中。

3.在routing布线进行完之后，芯片设计流程进入到dfm(designformanufacture)阶段，该阶段会对stt-mram外围逻辑电路部分添加dummy，指定工具读入第二步所生成的critical_path.lst文件，排除相应路径部分的dummy填充。

此外，在针对特定的外围逻辑器件，如pad，硬核单元等，为避免因dummy添加而引入了对时序和功耗的影响，也应该注意在实现流程中将此类部分避免插入dummy。

本发明方法针对stt-mram芯片的工艺流程中对周边逻辑电路添加dummycell后，产生的对于芯片其他非存储逻辑的关键路径时序(criticaltimingpath)的影响，以及对芯片静态功耗产生的不利影响，所以尽量不在一些对金属寄生电容明显的电路模块上添加添加mtjdummy，寄生电容的增加会造成信号延迟的增大以及功耗的升高，因此抽取出关键时序路径和功耗消耗大的路径，针对这些特殊区域不添加mtjdummy，这样既不会影响到逻辑电路的均匀性，也不会由于mtjdummy的引入而造成电路时序和功耗上额外的消耗。

以上的所述乃是本发明的具体实施例及所运用的技术原理，若依本发明的构想所作的改变，其所产生的功能作用仍未超出说明书及附图所涵盖的精神时，仍应属本发明的保护范围。

技术特征：

技术总结
本发明涉及一种用于嵌入式STT‑MRAM芯片工艺流程的加快时序收敛的实现方法，该方法先基于逻辑电路的时序约束提取出对应的关键路径，并指导Layout开发者针对这些特殊路径不进行MTJ dummy的添加，在加速时序收敛的同时减少静态功耗，进而提高芯片设计的整体实现质量，提升芯片的性能指标。本发明在芯片实现流程中可操作性强，能够显著提高外围电路的时序关键路径的时序裕量，加快时序收敛的速度，并对静态功耗有一定程度的降低，在低功耗高性能STT‑MRAM设计实现中具有极其现实的意义。

技术研发人员：李炜
受保护的技术使用者：中电海康集团有限公司
技术研发日：2016.07.06
技术公布日：2018.01.09