1.一种提升高性能集成电路产出的速度分级优化结构，该结构内嵌在集成电路中，其特征在于：集成电路芯片包含N条关键路径，关键路径A、关键路径B、……及关键路径N，它们共同构成一个关键路径集合{A,B...N}，这N条路径的时延决定了集成电路的速度等级；
提升高性能集成电路产出的速度分级优化结构由N个单条路径速度分级优化结构组成，在上述的N条关键路径中每条路径都插入一个单条路径速度分级优化结构；
针对集成电路中第A条关键路径插入的单条路径速度分级优化结构标记为第一个单条路径速度分级优化结构2A；
针对集成电路中第B条关键路径插入的单条路径速度分级优化结构标记为第二个单条路径速度分级优化结构2B；
针对集成电路中第N条关键路径插入的单条路径速度分级优化结构标记为第N个单条路径速度分级优化结构2N；
单条路径速度分级优化结构2A、2B、……和2N结构是相同的，所有的单条路径速度分级优化结构共同构成集成电路芯片内部的速度分级优化结构；
单条路径速度分级优化结构由速度分级检测模块、速度分级调节模块和1比特的Flash存储空间组成；
速度分级检测模块检测所插入的关键路径的时延是否超过当前的时钟周期1/Fi，即所监测的关键路径是否在当前测试频率Fi下失效；若速度分级检测模块检测所插入的关键路径在Fi下失效，则速度分级检测模块同时估测此失效的路径能否通过速度分级调节模块的调节，提升到速度等级i-1；若上述两个条件都被得到满足，即检测到某条关键路径在频率Fi下失效，且调整后能正常工作，则速度分级检测模块输出的调节信号Adapt_EN变为高电平；其中，Fi为速度等级i和速度等级i-1之间测频率分界点，且速度等级i-1为速度等级i的更高一级；
速度分级调节模块是用来调节速度分级检测模块所定位到的在频率Fi下失效的关键路径，使其能够在Fi下正常工作；即当速度分级调节模块接收到插入到同一关键路径上的速度分级检测模块输出的高电平时，就启动对所插入关键路径的调节，使其能够在频率Fi下正常工作；
1比特的Flash存储空间用来存储速度分级检测模块检测的输出，速度分级调节模块直接从Flash中读取调节信号Adapt_EN的值，以永久的将集成电路定位在提升之后的速度等级内，防止复位或者重新上电之后调节失效。
2.一种提升高性能集成电路产出的速度分级优化方法，其特征在于，包括如下步骤：
步骤1，选择关键路径：通过静态时序分析确定可调节范围S0的取值，取值的准则是使单条路径速度分级优化结构可调节能力最大同时不影响关键路径以外路径的正常运行；S0为关键路径时序的可调节区域；
步骤2，集成电路速度分级优化结构的插入：单条路径速度分级优化结构被插入到步骤1所选择出来的关键路径中，通过用速度分级调节模块所需要的门替换时钟树上原有的缓冲器，使得整个插入过程对已经收敛的时序不产生影响；
步骤3，在频率分界Fi下对集成电路芯片进行测试：将已经制造出来的集成电路芯片在频率分界Fi下进行测试，使用基于功能的测试、基于电路结构的测试或者基于集成电路芯片内部传感器的测试；在测试过程中，通过调节恢复正常工作的关键路径被速度分级检测模块定位；
步骤4，获得原始的速度分级结果：如果被测试的集成电路芯片通过了在频率分界Fi下的测试，则逐步提升测试频率，直到达到最大的工作频率；但是，如果集成电路芯片在某一频率下失效，则速度分级检测模块定位通过调节恢复正常工作的关键路径；
步骤5，进行速度分级优化：速度分级检测模块输出的调节信号Adapt_EN被存储到非易失性的存储器，Flash中，同时速度分级调节模块20B根据Adapt_EN信号判断是否进行调节；在步骤4中定位到的关键路径被调节；
步骤6，在频率分界Fi下重新进行测试：被测试集成电路在频率分界F)下重新进行测试；
步骤7，重新划分被测集成电路芯片的速度等级：若所有造成集成电路芯片失效的路径都被成功调节，那么该集成电路芯片通过测试，并被放置到更高的速度等级，成为高性能的集成电路芯片；但是，如果集成电路芯片未能通过这一测试，则Flash中的数据都将被清空，以保证集成电路芯片在已通过的速度等级下仍然能够正常工作；
步骤8：决定速度等级并计算速度分级优化率：检测被测集成电路芯片的速度等级是否能通过重新测试，如步骤6所示，通过比较在步骤3和步骤6中不同速度等级集成电路芯片数量的分布，计算得到速度分级优化率；
步骤9：标定集成电路芯片的速度等级以及工作频率：考虑到集成电路芯片的老化以及各种噪声，集成电路芯片实际出厂的频率和测试频率应当有所区别；根据自身的标定公式以及测试频率，对集成电路芯片的工作频率进行标定。