一种芯片和控制I2C和SPI串行总线复用的方法及装置与流程

本发明涉及集成电路技术领域，特别是涉及一种芯片和控制i²c和spi串行总线复用的方法及装置。

背景技术：

集成电路是把一定数量的常用电子元器件以及这些元器件之间的连线，通过半导体工艺集成在一起具有特定功能的电路。具有体积小，重量轻，引出线和焊接点少，寿命长，可靠性高，性能好等优点。芯片是集成电路的载体，在一些芯片中会同时用到i²c和spi这两种串行总线。i²c串行总线由2线构成，分别为数据线(sda)和时钟信号线(scl)。spi串行总线由4线构成，分别为片选线(cs)、主输出从输入线(mosi)、主输入从输出线(miso)和时钟信号线(scl)。当以独立的方式布线时，芯片中串行总线需要6个引脚(pin)，那么芯片中串行总线的pin面积等于一个pin的面积乘以6。芯片在相同的工艺下，面积增加则代工成本增加，面积减小则代工成本降低。

现有技术中，采用缩小单个pin面积的方法，使芯片的面积减小，从而减小芯片的成本。但是缩小单个pin面积之后，会影响芯片的绑定，导致绑定良率下降。

由此可见，如何在不影响芯片的绑定良率的情况下，减小芯片的面积是本领域技术人员亟待解决的问题。

技术实现要素：

本发明的目的是提供一种芯片和控制i²c和spi串行总线复用的方法及装置，可以在不影响芯片的绑定良率的情况下，减小芯片的面积，从而降低芯片的成本。

为解决上述技术问题，本发明提供一种控制i²c和spi串行总线复用的方法包括：

采样cpu发送给芯片的逻辑值；

在预先存储的复用规则中，查找所述逻辑值对应的使能操作，并按照所述使能操作控制spi串行总线使能或i²c串行总线使能。

优选地，所述采样cpu发送给芯片的逻辑值具体为：采样一次所述逻辑值；其中，所述复用规则为：当所述逻辑值为0时，则所述使能操作为控制spi串行总线使能；当所述逻辑值为1时，则所述使能操作为控制i²c串行总线使能。

优选地，所述采样cpu发送给芯片的逻辑值具体为：采样两次所述逻辑值；其中，所述复用规则为：当所述逻辑值的顺序为00时，则所述使能操作为控制spi串行总线使能，且所述spi串行总线处于传输状态；当所述逻辑值的顺序为01时，则所述使能操作为控制spi串行总线使能，且所述spi串行总线处于传输停止状态；当所述逻辑值的顺序为10时，则所述使能操作为控制spi串行总线使能，且所述spi串行总线处于传输开始状态；当所述逻辑值的顺序为11时，则所述使能操作为控制i²c串行总线使能，且所述i²c串行总线处于使能状态。

一种控制i²c和spi串行总线复用的装置，包括：

采样单元，用于采样cpu发送给芯片的逻辑值；

判断单元，用于在预先存储的复用规则中，查找所述逻辑值对应的使能操作，并按照所述使能操作控制spi串行总线使能或i²c串行总线使能。

优选地，所述采样单元与所述芯片连接，且采样一次所述逻辑值；其中，所述复用规则为：当所述逻辑值为0时，则所述使能操作为控制spi串行总线使能；当所述逻辑值为1时，则所述使能操作为控制i²c串行总线使能。

优选地，所述采样单元与所述芯片连接，且采样两次所述逻辑值；其中，所述复用规则为：当所述逻辑值的顺序为00时，则所述使能操作为控制spi串行总线使能，且所述spi串行总线处于传输状态；当所述逻辑值的顺序为01时，则所述使能操作为控制spi串行总线使能，且所述spi串行总线处于传输停止状态；当所述逻辑值的顺序为10时，则所述使能操作为控制spi串行总线使能，且所述spi串行总线处于传输开始状态；当所述逻辑值的顺序为11时，则所述使能操作为控制i²c串行总线使能，且所述i²c串行总线处于使能状态。

一种芯片，包括芯片本体和引脚，还包括上述的控制i²c和spi串行总线复用的装置，其中引脚为4个。

本发明提供的控制i²c和spi串行总线复用的方法，包括：控制器采样cpu发送给芯片的逻辑值，依照预先存储的复用规则，查找逻辑值对应的使能操作，并按照使能操作控制spi串行总线使能或i²c串行总线使能。按照上述控制i²c和spi串行总线复用的方法，只需要4线便可实现i²c和spi串行总线的功能，即当使能操作为控制spi串行总线使能时，4线同时工作即可实现spi串行总线的功能；当使能操作为控制i²c串行总线使能时，选择4线中的2线工作即可实现i²c串行总线的功能。

与现有技术相比，本发明提供的控制i²c和spi串行总线复用的方法，实现了串行总线的复用，使串行总线的pin由原来的6个减小为4个，从而减小了芯片的面积，降低了芯片成本。

此外，本发明还提供一种芯片，及上述方法对应的装置，效果如上所述。

附图说明

为了更清楚地说明本发明实施例，下面将对实施例中所需要使用的附图做简单的介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明提供的一种控制i²c和spi串行总线复用的方法的流程图；

图2为本发明提供的另一种控制i²c和spi串行总线复用的方法的流程图；

图3为本发明提供的另一种控制i²c和spi串行总线复用的方法的流程图；

图4为本发明提供的一种控制i²c和spi串行总线复用的装置的结构图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下，所获得的所有其他实施例，都属于本发明保护范围。

本发明的核心是提供一种芯片和控制i²c和spi串行总线复用的方法及装置。

为了使本技术领域的人员更好地理解本发明方案，下面结合附图和具体实施方式对本发明作进一步的详细说明。

实施例一

图1为本发明提供的一种控制i²c和spi串行总线复用的方法的流程图。如图1所示，控制i²c和spi串行总线复用的方法包括：

步骤s10：采样cpu发送给芯片的逻辑值。

步骤s11：在预先存储的复用规则中，查找逻辑值对应的使能操作，并按照使能操作控制spi串行总线使能或i²c串行总线使能。

控制器采样cpu发送给芯片的逻辑值，并依据预先存储的复用规则，查找逻辑值对应的使能操作。当使能操作为控制spi串行总线使能时，4线同时工作即可实现spi串行总线的功能；当使能操作为控制i²c串行总线使能时，选择4线中的2线工作即可实现i²c串行总线的功能。

例如，在实际应用中将i²c串行总线的sda与spi串行总线的mosi合并成一个sda_mosi，i²c串行总线的scl与spi串行总线的scl合并成一个scl。当使能操作为控制spi串行总线使能时，sda_mosi、scl、cs、miso同时工作即可实现spi串行总线的功能；当使能操作为控制i²c串行总线使能时，选择sda_mosi和scl工作即可实现i²c串行总线的功能。现有技术中在不影响芯片的绑定良率的情况下，需要6线才能实现i²c和spi串行总线的功能，按照本发明中控制i²c和spi串行总线复用的方法，通过4线便可实现同样的功能。

在具体实施方式中，采样cpu发送给芯片的逻辑值有两种类型，采样一次逻辑值和采样两次逻辑值。当采样一次cpu发送给芯片的逻辑值时，与其对应的控制i²c和spi串行总线复用的方法如图2所示；当采样两次cpu发送给芯片的逻辑值时，与其对应的控制i²c和spi串行总线复用的方法如图3所示。

图2为本发明提供的另一种控制i²c和spi串行总线复用的方法的流程图。如图2所示，控制i²c和spi串行总线复用的方法包括：

步骤s20：采样一次cpu发送给芯片的逻辑值。

步骤s21：判断逻辑值是否为0。

逻辑值只有0或1两种取值。当逻辑值为0时，则进入步骤s22；当逻辑值为1时，则进入步骤s23。

步骤s22：控制spi串行总线使能。

步骤s23：控制i²c串行总线使能。

当控制器采样一次逻辑值时，有其对应的复用规则，即当逻辑值为0时，则控制spi串行总线使能；当逻辑值为1时，则控制i²c串行总线使能。通过图2所示的控制i²c和spi串行总线复用的方法，可以实现串行总线的复用，只需要4线就可以完成i²c和spi串行总线的功能。

图3为本发明提供的另一种控制i²c和spi串行总线复用的方法的流程图。如图3所示，控制i²c和spi串行总线复用的方法包括：

步骤s30：采样两次cpu发送给芯片的逻辑值。

逻辑值只有0或1两种取值，当采样两次时逻辑值时，共有四种逻辑值的顺序，分别为00、01、10和11。

步骤s31：当逻辑值的顺序为00时，则控制spi串行总线使能，且spi串行总线处于传输状态。

步骤s32：当逻辑值的顺序为01时，则控制spi串行总线使能，且spi串行总线处于传输停止状态。

步骤s33：当逻辑值的顺序为10时，则控制spi串行总线使能，且spi串行总线处于传输开始状态。

步骤s34：当逻辑值的顺序为11时，则控制i²c串行总线使能，且i²c串行总线处于使能状态。

控制器采样两次逻辑值，当这两次采样的逻辑值中包含0时，则控制spi串行总线使能，并根据两次采样的逻辑值的顺序，可以判断出spi串行总线的具体工作状态。当逻辑值的顺序为00时，则spi串行总线处于传输状态；当逻辑值的顺序为01时，则spi串行总线处于传输停止状态；当逻辑值的顺序为10时，则spi串行总线处于传输开始状态；

逻辑值只有0或1这两种取值，当两次采样的逻辑值中不包含0时，即逻辑值的顺序为11，则控制i²c串行总线使能，且i²c串行总线处于使能状态。

图3所示的方法不仅可以控制i²c和spi串行总线复用，还可以更加具体的显示spi串行总线的使能状态。

本实施例提供的控制i²c和spi串行总线复用的方法，只需4线即可完成i²c和spi串行总线的功能，此时芯片中串行总线只需要4个引脚，串行总线的引脚面积减小，从而减小了芯片的面积，降低了芯片成本。

实施例二

图4为本发明提供的一种控制i²c和spi串行总线复用的装置的结构图。如图4所示，控制i²c和spi串行总线复用的装置1包括：

采样单元40，用于采样cpu发送给芯片的逻辑值。

判断单元41，用于在预先存储的复用规则中，查找逻辑值对应的使能操作，并按照使能操作控制spi串行总线使能或i²c串行总线使能。

采样单元40与芯片连接，采样cpu发送给芯片的逻辑值。

判断单元41依据预先存储的复用规则，查找逻辑值对应的使能操作。其中，采样逻辑值的次数不同，对应的复用规则也不相同，

当采样一次逻辑值时，判断单元41依照对应的复用规则进行相关的操作。即当逻辑值为0时，则控制spi串行总线使能；当逻辑值为1时，则控制i²c串行总线使能。

当采样两次逻辑值时，判断单元41依照对应的复用规则进行相关的操作。即当逻辑值的顺序为00时，则控制spi串行总线使能，且spi串行总线处于传输状态；当逻辑值的顺序为01时，则控制spi串行总线使能，且spi串行总线处于传输停止状态；当逻辑值的顺序为10时，则控制spi串行总线使能，且spi串行总线处于传输开始状态；当逻辑值的顺序为11时，则控制i²c串行总线使能，且i²c串行总线处于使能状态。

本实施例提供的控制i²c和spi串行总线复用的装置，只需4线即可完成i²c和spi串行总线的功能，此时芯片中串行总线只需要4个引脚，串行总线的引脚面积减小，从而减小了芯片的面积，降低了芯片成本。

需要说明的是，上述控制i²c和spi串行总线复用的装置可以设置在芯片本体上也可以单独设置，可依据应用的便捷性，选择装置设置的位置。

实施例三

本发明提供一种芯片，包括芯片本体和引脚，还包括控制i²c和spi串行总线复用的装置，其中，引脚为4个。

控制i²c和spi串行总线复用的装置1由采样单元40和判断单元41两部分组成。

采样单元40与芯片连接，采样cpu发送给芯片的逻辑值。

判断单元41依据预先存储的复用规则，查找逻辑值对应的使能操作，并按照使能操作控制spi串行总线使能或i²c串行总线使能。

当采样单元40采样一次逻辑值时，对应的复用规则为：当逻辑值为0时，则使能操作为控制spi串行总线使能；当逻辑值为1时，则使能操作为控制i²c串行总线使能。

当采样单元40采样两次逻辑值时，对应的复用规则为：当逻辑值的顺序为00时，则使能操作为控制spi串行总线使能，且spi串行总线处于传输状态；当逻辑值的顺序为01时，则使能操作为控制spi串行总线使能，且spi串行总线处于传输停止状态；当逻辑值的顺序为10时，则使能操作为控制spi串行总线使能，且spi串行总线处于传输开始状态；当逻辑值的顺序为11时，则使能操作为控制i²c串行总线使能，且i²c串行总线处于使能状态。

判断单元41对采样的逻辑值进行判断，并依据上述复用规则，执行相关的使能操作。

本实施例提供的芯片，引脚数为4个，减小了i²c和spi串行总线引脚的面积，从而使芯片面积减小，降低了芯片的成本。

以上对本发明所提供的一种芯片和控制i²c和spi串行总线复用的方法及装置进行了详细介绍。说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的装置而言，由于其与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以对本发明进行若干改进和修饰，这些改进和修饰也落入本发明权利要求的保护范围内。