集成电路总线仲裁控制系统的制作方法

本发明涉及一种集成电路总线仲裁控制系统，更具体的说，是一种能够避免不同主机同时占用相同集成电路总线的集成电路总线仲裁控制系统。

背景技术：

集成电路总线(inter－integratedcircuit，i2c)是透过一条资料线和一条时脉线来传送积体电路之间的信息，例如主机端可以透过时脉线及资料线传送时脉信号及资料信号，从属端可依据时脉信号的频率判读资料信号的内容，进一步完成主机端所下达的指令，如读取或写入…等等。由于实作容易且接线单纯，因此在积体电路设计上被大量的运用。

在实际操作上，不同的主机端可能会需要控制相同的从属端，举例来说，在感测系统中，不同的处理器可能会需要存取相同感测器所感测到的数值来做不同的分析及处理。一般而言，为了简化接线，从属端可能仅具有单一组集成电路总线，因此不同的主机端都会耦接至相同的集成电路总线。此时为了避免不同的主机端同时向从属端发出控制指令，而导致从属端无法辨识指令，在先前技术中，有些主机端可能会内建侦测机制，并在对从属端发出指令之前，先侦测集成电路总线是否为其他主机所占用。然而在实际操作上，并不能确保所有耦接至相同的集成电路总线的主机端都具有内建的侦测机制，因此仅仰赖主机端的内建机制，并无法有效避免各个主机端在使用集成电路总线以控制从属端时发生冲突。

技术实现要素：

本发明提供一种集成电路总线(inter－integratedcircuit，i2c)仲裁控制系统，集成电路总线仲裁控制系统包含第一主机电路、第二主机电路、类比开关电路、起始判断电路及选择控制电路。

进一步的，第一主机电路具有第一时脉线及第一资料线，第一主机电路根据待传输资料控制第一时脉线及第一资料线的电位。第二主机电路具有第二时脉线及第二资料线，第二主机电路根据待传输资料控制第二时脉线及第二资料线的电位。

进一步的，类比开关电路耦接于第一主机电路、第二主机电路、外部时脉线及外部资料线，当类比开关电路接收到第一控制信号时，类比开关电路导通第一时脉线与外部时脉线的电性连接及第一资料线及外部资料线的电性连接。当类比开关电路接收到第二控制信号时，类比开关电路导通第二时脉线与外部时脉线的电性连接及第二资料线及外部资料线的电性连接。

进一步的，起始判断电路耦接于第一主机电路及第二主机电路，当第一资料线的电位由高电位变为低电位，且第一时脉线的电位维持在高电位时，起始判断电路产生第一起始脉冲信号。当第二资料线的电位由高电位变为低电位，且第二时脉线的电位维持在高电位时，起始判断电路产生第二起始脉冲信号。

进一步的，选择控制电路耦接于起始判断电路，当第一起始脉冲信号领先第二起始脉冲信号时，选择控制电路产生第一控制信号。当第一起始脉冲信号落后第二起始脉冲信号时，选择控制电路产生第二控制信号。

附图说明

图1为本发明一实施例的集成电路总线仲裁控制系统的示意图。

图2为本发明一实施例的起始判断电路的示意图。

图3为本发明一实施例的结束判断电路的示意图。

图4为本发明一实施例的选择控制电路的示意图。

附图符号说明：

100集成电路总线仲裁控制系统

110类比开关电路

120起始判断电路

130结束判断电路

140选择控制电路

m1、m2主机电路

sda1、sda2、sda资料线

scl1、scl2、scl时脉线

st1、st2起始脉冲信号

clr1、clr2结束脉冲信号

vcc1、vcc2控制信号

122、124、132、134脉冲产生器

ff1、ff2、ff3、ff4、ff5、d型正反器

ff6、ff7、ff8、ff9、ff10

xor1、xor2、xor3、xor4、互斥或闸

xor5、xor6、xor7、xor8

r1、r2、r3、r4电阻

c1、c2、c3、c4电容

d资料端

q输出端

rst重置端

clk’负缘时脉端

and1、and2、and3、and4及闸

srst重置信号

clk正缘时脉端

inv1、inv2反相器

prst预置端

具体实施方式：

图1为本发明一实施例的集成电路总线(inter－integratedcircuit，i2c)仲裁控制系统100的示意图。集成电路总线仲裁控制系统100包含第一主机电路m1、第二主机电路m2、类比开关电路110、起始判断电路120、结束判断电路130及选择控制电路140。

第一主机电路m1具有第一时脉线scl1及第一资料线sda1，第一主机电路m1可透过控制第一时脉线scl1及第一资料线sda1的电位来传输资料，亦即第一主机电路m1可透过第一时脉线scl1传送时脉信号，并透过第一资料线sda1传送资料信息。相似地，第二主机电路m2具有第二时脉线scl2及第二资料线sda2，第二主机电路m2可透过控制第二时脉线scl2及第二资料线sda2的电位来传输资料。

类比开关电路110耦接于第一主机电路m1、第二主机电路m2、外部时脉线scl及外部资料线sda，外部时脉线scl及外部资料线sda可耦接至外部的从属端装置。当类比开关电路110接收到第一控制信号vcc1时，类比开关电路110可导通第一时脉线scl1与外部时脉线scl的电性连接及第一资料线sda1及外部资料线sda的电性连接，此时第一主机电路m1就能够主控外部时脉线scl及外部资料线sda，并对外部时脉线scl及外部资料线sda所耦接的从属端装置进行操作。而当类比开关电路110接收到第二控制信号vcc2时，类比开关电路110可导通第二时脉线scl2与外部时脉线scl的电性连接及第二资料线sda2及外部资料线sda的电性连接。此时第二主机电路m2就能够主控外部时脉线scl及外部资料线sda，并对外部时脉线scl及外部资料线sda所耦接的从属端装置进行操作。

起始判断电路120耦接于第一主机电路m1及第二主机电路m2。根据集成电路总线的传输协定，当第一主机电路m1欲主控集成电路总线以对从属端装置进行操作时，第一主机电路m1会将第一资料线sda1的电位由高电位变为低电位，并将第一时脉线scl1的电位维持在高电位，以表示即将对于集成电路总线进行主控。因此当起始判断电路120侦测到第一资料线sda1的电位由高电位变为低电位，且第一时脉线scl1的电位维持在高电位时，起始判断电路120会产生第一起始脉冲信号st1，以表示第一主机电路m1欲对集成电路总线进行主控。相似地，当起始判断电路120侦测到第二资料线sda2的电位由高电位变为低电位，且第二时脉线scl2的电位维持在高电位时，起始判断电路120会产生第二起始脉冲信号st2以表示第二主机电路m2欲对集成电路总线进行主控。

选择控制电路140耦接于起始判断电路120。当选择控制电路140侦测到第一起始脉冲信号st1领先第二起始脉冲信号st2时，亦即第二起始脉冲信号st2在第一起始脉冲信号st1产生之后才产生，或甚至是在第一起始脉冲信号st1产生之后，并未产生第二起始脉冲信号st2时，选择控制电路140会产生第一控制信号vcc1，此时类比开关电路110会导通第一时脉线scl1与外部时脉线scl的电性连接及第一资料线sda1及外部资料线sda的电性连接，因此第一主机电路m1就能够主控外部时脉线scl及外部资料线sda。

反之，当第一起始脉冲信号st1落后第二起始脉冲信号st2时，选择控制电路140会产生第二控制信号vcc2，此时类比开关电路110会导通第二时脉线scl2与外部时脉线scl的电性连接及第二资料线sda2及外部资料线sda的电性连接，因此第二主机电路m2就能够主控外部时脉线scl及外部资料线sda。

图2为本发明一实施例的起始判断电路120的示意图。起始判断电路120包含第一d型正反器ff1、第二d型正反器ff2、第一互斥或闸(exclusiveorgate，xorgate)xor1、第一脉冲产生器122、第三d型正反器ff3、第四d型正反器ff4、第二互斥或闸xor2、第二脉冲产生器124。

第一d型正反器ff1具有资料端d、负缘时脉端clk’及输出端q，第一d型正反器d1的资料端d耦接于第一时脉线scl1，而负缘时脉端clk’耦接于第一资料线sda1。第二d型正反器ff2具有资料端d、负缘时脉端clk’及输出端q，第二d型正反器ff2的资料端d耦接于第一d型正反器ff1的输出端q，第二d型正反器ff2的负缘时脉端clk’耦接于第一资料线sda1。第一互斥或闸xor1具有第一输入端、第二输入端及输出端，第一互斥或闸xor1的第一输入端耦接于第一d型正反器ff1的输出端q，而第一互斥或闸xor1的第二输入端耦接于第二d型正反器ff2的输出端q。第一脉冲产生器122可根据第一互斥或闸xor1的输出端的电位产生第一起始脉冲信号st1。

第一脉冲产生器122包含第一电阻r1、第一电容c1、第三互斥或闸xor3。第一电阻r1具有第一端及第二端，第一电阻r1的第一端耦接于第一互斥或闸xor1的输出端。第一电容c1具有第一端及第二端，第一电容c1的第一端耦接于第一电阻r1的第二端，而第一电容c1的第二端耦接于地端gnd。第三互斥或闸xor3具有第一输入端、第二输入端及输出端，第三互斥或闸xor3的第一输入端耦接于第一互斥或闸xor1的输出端，第三互斥或闸xor3的第二输入端耦接于第一电阻r1的第二端，而第三互斥或闸xor3的输出端可输出第一起始脉冲信号st1。

在图2中，当初始状态下，第一d型正反器ff1的输出端q及第二d型正反器ff2的输出端q都是低电位(或逻辑0)，此时第一互斥或闸xor1及第二互斥或闸xor2的输出端亦皆为低电位(或逻辑0)。

当第一主机端m1将第一资料线sda1的电位由高电位拉低至低电位，并将第一时脉线的电位维持在高电位时，第一资料线sda1的电位变化会触发第一d型正反器ff1的负缘时脉端clk’及第二d型正反器ff2的负缘时脉端clk’，因此第一d型正反器ff1的输出端q会输出第一时脉线scl1的高电位，而第二d型正反器ff2的输出端q则会输出原先第一d型正反器ff1的输出端q的低电位。因此第一互斥或闸xor1会输出高电位(或逻辑1)，并对第一电容c1开始充电，随着第一电容c1的电位被充电至临界值时，第三互斥或闸xor3的输出端的电位就会由高电位(逻辑1)变为低电位(逻辑0)。也就是说，在接收到第一互斥或闸xor1所输出高电位后，第一脉冲产生器122会随着产生第一起始脉冲信号st1。在本发明的部分实施例中，透过选择第一电容c1的电容值及第一电阻r1的电阻值，就能够调整对第一电容c1的充电速度，进而改变第一起始脉冲信号st1的脉冲长度。

相同地，第二脉冲产生器124包含第二电阻r2、第二电容c2及第四互斥或闸xor4，第二电阻r2、第二电容c2及第四互斥或闸xor4的操作原理及连接架构会与第一电阻r1、第一电容c1及第三互斥或闸xor3的操作原理及连接架构相同。第三d型正反器ff3、第四d型正反器ff4、第二互斥或闸xor2及第二脉冲产生器124的连接方式与操作原理也与第一d型正反器ff1、第二d型正反器ff2、第一互斥或闸xor1及第一脉冲产生器122相同，因此在第二主机端m2将第二资料线sda2的电位由高电位拉低至低电位，并将第二时脉线scl2的电位维持在高电位时，起始判断电路120也会对应产生第二起始脉冲信号st2。

在本发明的部分实施例中，为了让主控集成电路总线的主机电路在结束对从属端装置的操作之后，能够将集成电路总线的主控权让给其他主机电路，集成电路总线仲裁控制系统100可利用结束判断电路130来侦测主机电路是否结束操作，并进一步产生结束脉冲信号来重置起始判断电路120中的d型正反器。图3为本发明一实施例的结束判断电路130的示意图。

结束判断电路130耦接于第一主机电路m1及第二主机电路m2。根据集成电路总线的通讯协定，当第一资料线sda1的电位由低电位变为高电位，且第一时脉线scl1的电位维持在高电位时，表示第一主机电路m1即将结束对从属端装置的操作，此时结束判断电路130会产生第一结束脉冲信号clr1。在第2图的实施中，第一d型正反器ff1还包含重置端rst，第一d型正反器ff1的重置端rst可接收并根据第一结束脉冲信号clr1以重置第一d型正反器ff1，使得第一d型正反器ff1的输出端q的电位变为低电位(逻辑0)。此外，第二d型正反器ff2也包含重置端rst，第二d型正反器ff2的重置端rst可接收并根据第一结束脉冲信号clr1以重置第二d型正反器ff2。

相似地，当第二资料线sda2的电位由低电位变为高电位，且第二时脉线scl2的电位维持在高电位时，表示第二主机电路m2即将结束对从属端装置的操作，此时结束判断电路130会产生第二结束脉冲信号clr2。在图2的实施中，第三d型正反器ff3还包含重置端rst，第三d型正反器ff3的重置端rst可接收并根据第二结束脉冲信号clr2以重置第三d型正反器ff3，使得第三d型正反器ff3的输出端q的电位变为低电位(逻辑0)。此外，第四d型正反器ff4也包含重置端rst，第四d型正反器ff4的重置端rst可接收并根据第二结束脉冲信号clr2以重置第四d型正反器ff4。

在图3的实施例中，结束判断电路130包含第五d型正反器ff5、第六d型正反器ff6、第五互斥或闸xor5、第三脉冲产生器132、第七d型正反器ff7、第八d型正反器ff8、第六互斥或闸xor6及第四脉冲产生器134。

第五d型正反器ff5具有资料端d、正缘时脉端clk及输出端q，第五d型正反器ff5的资料端d耦接于第一时脉线scl1，第五d型正反器ff5的正缘时脉端clk耦接于第一资料线sda1。第六d型正反器ff6具有资料端d、正缘时脉端clk及输出端q，第六d型正反器ff6的资料端d耦接于第五d型正反器ff5的输出端q，第六d型正反器ff6的正缘时脉端clk耦接于第一资料线sda1。第五互斥或闸xor5具有第一输入端、第二输入端及输出端，第五互斥或闸xor5的第一输入端耦接于第五d型正反器ff5的输出端q，第五互斥或闸xor5的第二输入端耦接于第六d型正反器ff6的输出端q。第三脉冲产生器132可根据第五互斥或闸xor5的输出端的电位产生第一结束脉冲信号clr1。

换言之，第五d型正反器ff5、第六d型正反器ff6、第五互斥或闸xor5、第三脉冲产生器132的操作原理及连接架构与第一d型正反器ff1、第二d型正反器ff2、第一互斥或闸xor1及第一脉冲产生器122相似，主要的差别在于，为了配合集成电路总线的通讯起始及结束条件，第五d型正反器ff5及第六d型正反器ff6的时脉端clk为正缘触发，而第一d型正反器ff1及第二d型正反器ff2的时脉端clk’为负缘触发。如此一来，结束判断电路130就能够在第一资料线sda1的电位由低电位变为高电位，且第一时脉线scl1的电位维持在高电位时，产生第一结束脉冲信号clr1。

相同地，第七d型正反器ff7、第八d型正反器ff8、第六互斥或闸xor6及第四脉冲产生器134的操作原理及连接架构与第五d型正反器ff5、第六d型正反器ff6、第五互斥或闸xor5、第三脉冲产生器132相同，因此结束判断电路130能够在第二资料线sda2的电位由低电位变为高电位，且第二时脉线scl2的电位维持在高电位时，产生第二结束脉冲信号clr2。

此外，在图3的实施例中，第三脉冲产生器132包含第三电阻r3、第三电容c3、第七互斥或闸xor7及第一及闸(andgate)and1。第三电阻r3具有第一端及第二端，第三电阻r3的第一端耦接于第五互斥或闸xor5的输出端。第三电容c3具有第一端及第二端，第三电容c3的第一端耦接于第三电阻r3的第二端，而第三电容c3的第二端耦接于地端gnd。第七互斥或闸xor7具有第一输入端、第二输入端及输出端，第七互斥或闸xor7的第一输入端耦接于第五互斥或闸xor5的输出端，第七互斥或闸xor7的第二输入端耦接于第三电阻r3的第二端。第一及闸and1具有第一输入端、第二输入端及输出端，第一及闸and1的第一输入端耦接于第七互斥或闸xor7的输出端，第一及闸and1的第二输入端用以接收系统重置信号srst，而第一及闸and1的输出端则可输出第一结束脉冲信号clr1。

也就是说，第三脉冲产生器132在接收到第五互斥或闸xor5输出的高电位之后，第七互斥或闸xor7的两个输入端会处于相异的电位，因此第七互斥或闸xor7的输出会先变为高电位，直到第三电容c3被充电至高电位，第七互斥或闸xor7的输出就会再变回低电位，因此能够产生第一结束脉冲信号clr1。此外，在图3的实施例中，第一结束脉冲信号clr1会透过第一极闸and1与重置信号srst进行逻辑运算之后再行输出，也就是说，结束判断电路130是在重置信号srst为高电位(逻辑1)的情况下，也就是在系统并未被重置的操作下，才会输出第一结束脉冲信号clr1。倘若在重置信号srst为低电位(逻辑0)的情况下，表示集成电路总线仲裁控制系统100需要进行重置，此时结束判断电路130中的第五d型正反器ff5、第六d型正反器ff6、第七d型正反器ff7、第八d型正反器ff8的重置端rst都会接收到重置信号srst，使得第五d型正反器ff5、第六d型正反器ff6、第七d型正反器ff7、第八d型正反器ff8对应地进行重置。

相同地，在图3的实施例中，第四脉冲产生器134包含第四电阻r4、第四电容c4、第八互斥或闸xor8及第二及闸and2，而第四脉冲产生器134与第三脉冲产生器132的内部连接方式与操作原理亦相同，因此能够在第二资料线sda2的电位由低电位变为高电位，且第二时脉线scl2的电位维持在高电位时，产生第二结束脉冲信号clr2。

图4为本发明一实施例的选择控制电路140的示意图。选择控制电路140包含第一反相器inv1、第二反相器inv2、第三及闸and3、第九d型正反器ff9、第四及闸and4及第十d型正反器ff10。第一反相器inv1具有输入端及输出端，第二反相器inv2具有输入端及输出端。第三及闸and3具有第一输入端、第二输入端及输出端，第三及闸and3的第一输入端可接收第一起始脉冲信号st1，第三及闸and3的第二输入端耦接于第一反相器inv1的输出端。第九d型正反器ff9具有预置端prst及输出端q，第九d型正反器ff9的预置端prst耦接于第三及闸and3的输出端，第九d型正反器ff9的输出端q耦接于第二反相器inv2的输入端，并可输出第一控制信号vcc1。第四及闸and4具有第一输入端、第二输入端及输出端，第四及闸and4的第一输入端可接收第二起始脉冲信号st2，而第四及闸and4的第二输入端耦接于第二反相器inv2的输出端。第十d型正反器ff10具有预置端prst及输出端q，第十d型正反器ff10的预置端prst耦接于第四及闸and4的输出端，第十d型正反器ff10的输出端耦接于第一反相器inv1的输入端，并可输出第二控制信号vcc2。

由于在初始状态下，第一控制信号vcc1及第二控制信号vcc2皆为低电位(逻辑0)，因此第三及闸and3的第二输入端为高电位。当选择控制电路140接收到第一起始脉冲信号st1时，第三及闸and3的第一输入端会变为高电位，因此第三及闸and3的输出端会变为高电位(逻辑1)，同时第九d型正反器ff9会被预置而输出高电位，因此选择控制电路140能够输出第一控制信号vcc1。此时，第四及闸and4的第二输入端会经由第二反相器inv2被固定在低电位，因此之后即便选择控制电路140再接收到第二起始脉冲信号st2，也不会产生第二控制信号vcc2。

反之，倘若选择控制电路140先接收到第二起始脉冲信号st2，则第三及闸and3的第二输入端会被固定在低电位，因此之后即便选择控制电路140再接收到第一起始脉冲信号st1，也不会产生第一控制信号vcc1。

如此一来，集成电路总线仲裁控制系统100就能够有效且迅速地将集成电路总线分配给先提出主控需求的主机电路，而不会造成不同主机电路间的冲突。

此外，在图4的实施例中，第九d型正反器ff9及第十d型正反器ff10还可包含重置端rst，第九d型正反器ff9的重置端rst可接收第一结束脉冲信号clr1，而第十d型正反器ff10的重置端rst则可接收第二结束脉冲信号clr2。如此一来，当结束判断电路130侦测到第一主机电路m1或第二主机电路m2即将停止对从属端装置的操作时，也可以透过第一结束脉冲信号clr1或第二结束脉冲信号clr2来重置第九d型正反器ff9及第十d型正反器ff10，以使选择控制电路140能够回到初始状态，并对下一次的操作进行判断。

在本发明的部分实施例中，集成电路总线仲裁控制系统100还可支援两个以上的主机电路。举例来说，起始判断电路120可以利用如图2所示的结构判断每一个主机电路的操作以对应地产生起始脉冲信号及结束脉冲信号，而在选择控制电路140中，则可根据所支援的主机电路的数量来调整及闸的输入端数量，例如具有4个输入端。如此一来，只要4个主机电路中，有任一个主机电路先对集成电路总线提出主控要求，选择控制电路140就会优先产生对应的控制信号，而根据图4所示的结构，这个控制信号就能够抑止选择控制电路140继续产生其他的控制信号，如此一来，就能够避免其他3个主机电路也同时取得集成电路总线的主控权。

综上所述，本发明的实施例所提出的集成电路总线仲裁控制系统能够有效的在各个主机电路间作出仲裁，使得最先提出欲使用集成电路总线的要求的主机电路能够取得集成电路总线的主控权，同时避免之后才提出使用要求的主机电路占用集成电路总线而导致彼此冲突。且本发明的实施例所提出的集成电路总线仲裁控制系统所需的元件单纯，而无须复杂的软件控制，因此能够简化整体系统的设计，且不会过度增加硬件负担。

以上所述仅为本发明的较佳实施例，凡依本发明权利要求范围所做的均等变化与修饰，皆应属本发明的涵盖范围。