一种多通道DDR交织控制方法及装置与流程

本发明涉及存储技术领域，尤其涉及一种多通道DDR交织控制方法及装置。

背景技术：

现在的芯片一般都集成了中央处理器(Central Processor Unit，CPU)、直接存储器访问(Direct Memory Access，DMA)、总线互联、存储器、高速外设和低速外设等组件。随着集成电路工艺的不断提高，芯片的运行频率和性能要求也越来越高，芯片需要的带宽也越来越大，因此常规的双倍速率同步动态随机存储器(Double Data Rate Synchronous Dynamic Random Access Memory，DDR SDRAM)子系统已经无法满足系统高带宽的需求，越来越多的片上系统(System On Chip，SoC)采用双(多)通道DDR作为动态存储的解决方案，与传统单通道DDR相比具有理论带宽高、传输效率高等特点。

目前实现多通道DDR存储系统的数据流多使用的片上网络(Network On Chip，NOC)产品进行传输交织控制，该产品具有参数丰富可配置、命令调度能力强等特点，但也存在授权费用高、命令延迟大、面积大、交织方式固定等缺点。

技术实现要素：

为解决现有存在的技术问题，本发明实施例提供一种多通道DDR交织控制方法及装置，解决了现有技术中多通道DDR存储器交织控制装置延迟大、面积、交织方式固定的问题，达到了延迟小、面积小、交织方式灵活可配置、功耗低的技术效果。

为达到上述目的，本发明实施例的技术方案是这样实现的：

第一方面，本发明实施例提供一种多通道DDR交织控制方法，所述方法包括：

接收主机发送的写数据和第一写地址；其中，所述主机为总线互联模块；

根据预先设置的交织控制配置信息，确定所述第一写地址对应的第二写地址和所述第一写地址对应的从机的标识信息；

根据所述从机的标识信息，将所述写数据和所述第二写地址发送给所述从机；其中，所述从机为DDR控制器；

接收所述从机发送的写反馈消息，其中，所述写反馈消息用于表征所述写数据是否写成功；

将所述写反馈消息发送给所述主机。

第二方面，本发明实施例提供一种多通道DDR交织控制方法，所述方法包括：

接收主机发送的第一读地址；

根据预先设置的交织控制配置信息，确定所述第一读地址对应的第二读地址和所述第一读地址对应的第一从机的标识信息；

根据所述第一从机的标识信息，将所述第二读地址发送给第一从机；

接收所述第一从机发送的第一读数据和第一读响应消息；

将所述第一读数据和第一读响应消息发送给所述主机。

第三方面，本发明实施例提供一种多通道DDR交织控制装置，所述装置包括：

第一接收模块，用于接收主机发送的写数据和第一写地址；其中，所述主机为总线互联模块；

第一确定模块，用于根据预先设置的交织控制配置信息，确定所述第一写地址对应的第二写地址和所述第一写地址对应的从机的标识信息；

第一发送模块，用于根据所述从机的标识信息，将所述写数据和所述第二写地址发送给所述从机；其中，所述从机为DDR控制器；

第二接收模块，用于接收所述从机发送的写反馈消息，其中，所述写反馈消息用于表征所述写数据是否写成功；

第二发送模块，用于将所述写反馈消息发送给所述主机。

第四方面，本发明实施例提供一种多通道DDR交织控制装置，所述装置包括：

第三接收模块，用于接收主机发送的第一读地址；

第二确定模块，用于根据预先设置的交织控制配置信息，确定所述第一读地址对应的第二读地址和所述第一读地址对应的第一从机的标识信息；

第三发送模块，用于根据所述第一从机的标识信息，将所述第二读地址发送给第一从机；

第四接收模块，用于接收所述第一从机发送的第一读数据和第一读响应消息；

第四发送模块，用于将所述第一读数据和第一读响应消息发送给所述主机。

本发明实施例所提供的多通道DDR交织控制方法及装置，通过接收主机发送的写数据和第一写地址，再根据预先设置的交织控制配置信息，确定所述第一写地址对应的第二写地址和所述第一写地址对应的从机的标识信息，然后根据所述从机的标识信息，将所述写数据和所述第二写地址发送给所述从机，并接收所述从机发送的写反馈消息，最后将所述写反馈消息发送给所述主机。由于诸如交织大小、交织方式等交织控制配置信息可以提前进行设置，这样，增加了交织控制的灵活性。

附图说明

在附图(其不一定是按比例绘制的)中，相似的附图标记可在不同的视图中描述相似的部件。具有不同字母后缀的相似附图标记可表示相似部件的不同示例。附图以示例而非限制的方式大体示出了本文中所讨论的各个实施例。

图1为本发明实施例一多通道DDR交织控制方法的实现流程示意图；

图2为本发明实施例二多通道DDR交织控制方法的实现流程示意图；

图3-1为本发明实施例三多通道DDR交织控制装置的组成结构示意图；

图3-2为本发明实施例三多通道DDR交织控制方法的实现流程示意图

图4为本发明实施例四多通道DDR交织控制装置的组成结构示意图；

图5为本发明实施例五多通道DDR交织控制装置的组成结构示意图。

具体实施方式

下面结合附图和具体实施例对本发明的技术方案进一步详细阐述。

实施例一

为解决背景技术中存在的技术问题，本发明实施例提供一种多通道DDR交织控制方法，应用于多通道DDR，所述多通道DDR至少包括：处理器、交织控制器、一个主机和至少一个从机。图1为本发明实施例一多通道DDR交织控制方法的实现流程示意图，如图1所示，所述方法包括以下步骤：

步骤S101，接收主机发送的写数据和第一写地址；

这里，步骤S101可以是由交织控制装置来实现的，在实际的应用中，该交织控制装置可以为交织控制器。所述主机可以为总线互联模块，也即总线Matrix，目前常用的是网络适配器(Network Interface Card，NIC)400。

步骤S102，根据预先设置的交织控制配置信息，确定所述第一写地址对应的第二写地址和所述第一写地址对应的从机的标识信息；

这里，处理器会根据系统的实际使用情况，提前配置交织控制器的一些交织控制配置信息，比如交织大小、非交织地址范围、交织方式等。交织控制器根据预先设置的交织控制配置信息，可以确定出所述第一写地址对应的第二写地址和所述第一写地址对应的从机的标识信息。其中，第二写地址为将第一写地址根据所述交织控制配置信息重新映射得到的写地址，也是写数据要写入的DDR的物理地址。

步骤S103，根据所述从机的标识信息，将所述写数据和所述第二写地址发送给所述从机；

这里，所述从机可以为DDR控制器；所述从机接收到所述写数据和所述第二写地址后，根据所述第二写地址将所述写数据写入到DDR存储单元中，并向交织控制器发送写反馈信息。

步骤S104，接收所述从机发送的写反馈消息；

这里，所述写反馈消息用于表征所述写数据是否写成功。

步骤S105，将所述写反馈消息发送给所述主机。

这里，交织控制器接收到从机发送的写反馈消息后，将所述写反馈消息发送给所述主机。

在本发明的其他实施例中，所述步骤S105包括：判断写反馈接收逻辑模块是否空闲；

如果所述写反馈接收逻辑模块空闲，将所述写反馈消息发送给所述主机。

如果所述写反馈逻辑模块不空闲，则等待预设的时间后，判断所述写反馈接收逻辑模块是否空闲；

如果所述写反馈接收逻辑模块空闲，将所述写反馈消息发送给所述主机。

在所述步骤S105之后，所述方法还包括：通过确定写数据通道的带宽信息；确定写命令的响应时延信息；这里，所述写命令的响应时延为从接收到主机发送的写数据和第一写地址到向所述主机发送写反馈消息之间的时间差；存储所述写数据通道的带宽信息和所述写命令的响应时延信息，来检测写数据通路的带宽信息，并记录写命令的响应时延并且在预设的低功耗计时阈值时间内如果没有任何数据或消息传输的时候，关断自身的控制时钟，以降低功耗。

在本发明实施提供的多通道DDR交织控制方法中，通过接收主机发送的写数据和第一写地址，再根据预先设置的交织控制配置信息，确定所述第一写地址对应的第二写地址和所述第一写地址对应的从机的标识信息，然后根据所述从机的标识信息，将所述写数据和所述第二写地址发送给所述从机，并接收所述从机发送的写反馈消息，最后将所述写反馈消息发送给所述主机。由于诸如交织大小、交织方式等交织控制配置信息可以提前进行设置，这样，增加了交织控制的灵活性。并且在预设的低功耗计时阈值时间内如果没有任何数据或消息传输的时候，关断自身的控制时钟，如此能够降低功耗。

实施例二

基于前述的实施例，本发明实施例再提供一种多通道DDR交织控制方法，应用于多通道DDR的交织控制器，所述多通道DDR至少包括：交织控制器、一个主机和至少一个从机。图2为本发明实施例二多通道DDR交织控制方法的实现流程示意图，如图2所示，所述方法包括以下步骤：

步骤S201，交织控制器接收主机发送的第一读地址；

步骤S202，所述交织控制器根据预先设置的交织控制配置信息，确定所述第一读地址对应的第二读地址和所述第一读地址对应的第一从机的标识信息；

这里，处理器会根据系统的实际使用情况，提前配置交织控制器的一些交织控制配置信息，比如交织大小、非交织地址范围、交织方式等。交织控制器根据预先设置的交织控制配置信息，可以确定出所述第一读地址对应的第二读地址和所述第一读地址对应的从机的标识信息。第二读地址为第一读地址根据所述交织控制配置信息重新映射的读地址，也就是要读取的数据所在DDR中的物理地址。

步骤S203，所述交织控制器根据所述第一从机的标识信息，将所述第二读地址发送给第一从机；

这里，所述第一从机接收到所述第二读地址后，按照所述第二读地址从DDR的存储单元中读取出第一读数据，并将所述第一读数据和第一读响应消息发送给所述交织控制器。

步骤S204，所述交织控制器接收所述第一从机发送的第一读数据和第一读响应消息；

步骤S205，所述交织控制器判断是否接收到第二从机发送的第二读数据和第二读响应消息；是则进入步骤S206，否则进入步骤S208；

这里，因为多通道DDR有至少一个从机，当存在多个从机的时候，当有其他从机在同一时刻也要向所述交织控制器发送读数据和读响应消息时(比如是第二从机要向所述交织控制器发送第二读数据和第二读响应消息)，需要判断是先将第一读数据和第一读响应消息发送给所述交织控制器，还是先将第二读数据和第二读响应消息发送给所述交织控制器。

步骤S206，所述交织控制器判断所述第一从机等待的时间是否小于等于预设的响应超时阈值；是则进入步骤S207，否则进入步骤S211；

步骤S207，所述交织控制器判断所述第一从机的读优先级是否高于第二从机的读优先级；是则，进入步骤S208，否则进入步骤S209；

步骤S208，所述交织控制器将所述第一读数据和第一读响应消息发送给所述主机。

步骤S209，所述交织控制器判断所述第一从机的读优先级与第二从机的读优先级是否相同；是则进入步骤S210，否则进入步骤S211；

步骤S210，所述交织控制器判断所述第一从机的端口号是否小于所述第二从机的端口号；是则进入步骤S208，否则进入步骤S211；

步骤S211，所述交织控制器将所述第二读数据和第二读响应消息发送给所述主机；然后进入步骤S205。

在本发明实施例中，所述方法还包括：通过确定读数据通道的带宽信息；确定读命令的响应时延信息；这里，所述读命令的响应时延为从接收到主机发送的第一读地址到向所述主机发送完第一读数据和第一读响应消息之间的时间差，也就是从接收到主机发送的第一读地址到向所述主机发送完最后一笔读数据之间的时间差。存储所述读数据通道的带宽信息和所述读命令的响应时延信息，来检测读数据通路的带宽信息，并记录读命令的响应时延。

在本发明及其他实施例中，所述方法还包括：

如果没有接收到任一从机发送的读数据和读响应消息或写反馈信息，并且也没有接收到主机发送的读地址或写地址或写数据，则启动低功耗计时器开始计时；

如果当低功耗计时器的计时时间达到低功耗计时阈值时，仍没有接收到任一从机发送的读数据和读响应消息和/或写反馈消息并且也没有接收到主机发送的读地址或写地址或写数据，则关断自身的控制时钟。

这样，在预设的低功耗计时阈值时间内如果没有读请求或者写请求并且没有正在进行的读写操作，关断自身的控制时钟，以降低功耗。

在本发明实施例提供的多通道DDR交织控制方法中，通过接收主机发送的第一读地址，再根据预先设置的交织控制配置信息，确定所述第一读地址对应的第二读地址和所述第一读地址对应的第一从机的标识信息，然后再根据所述第一从机的标识信息，将所述第二读地址发送给第一从机，接收所述第一从机发送的第一读数据和第一读响应消息，并将所述第一读数据和第一读响应消息发送给所述主机。由于诸如交织大小、交织方式等交织控制配置信息可以提前进行设置，这样，增加了交织控制的灵活性。并且在预设的低功耗计时阈值时间内如果没有任何数据或消息传输的时候，关断自身的控制时钟，如此能够降低功耗。

实施例三

本发明实施例先提供一种多通道DDR的交织控制装置，基于所述交织控制装置本发明实施例又提供了一种多通道DDR的交织控制方法。

图3-1为本发明实施例三多通道DDR交织控制装置的组成结构示意图，如图3-1所示，所述装置包括：读数据、读响应控制301、读地址映射控制302、写地址映射、写数据、写反馈控制303、总线监控304和寄存器配置305，其中：

所述读数据、读响应控制301，用于将各从机返回的读数据、读响应做判决后返回给主机。

所述读地址映射控制302，用于按照交织配置将主机发送过来的读地址映射到相应的从机。

所述写地址映射、写数据、写反馈控制303，用于按照交织配置将主机发送过来的写地址映射到相应的从机，并将写数据发送到对应地址的从机，且从机接收写反馈给主机。

所述总线监控304，检测读数据通路、写数据通路的带宽信息、多个读写命令同时执行的信息(outstanding信息)，并记录读写命令的各自平均响应延时，这些信息可以存在寄存器配置105供处理器获取。

所述寄存器配置305：完成交织控制的各项配置，包括交织大小、交织方式、非交织区域、读数据通道超时阈值、忽略交织控制、低功耗计时阈值等，寄存总线监测信息。

根据以上多通道DDR控制装置的组成结构的说明可以看出，本发明实施例提供的多通道DDR控制装置，主要有以下功能：

(1)交织控制器配置：完成交织控制的各项配置，包括交织大小、交织方式、非交织区域、读数据通道超时阈值、忽略交织控制、低功耗计时阈值等。

(2)写通道控制：完成写通道地址映射，写优先级寄存，改进的微控制器总线架构(Advanced Microcontroller Bus Architecture，AMBA)，改进的高级的可扩展接口(Advanced eXtensible Interface，AXI)写标识(Identification，ID)寄存，写数据发送，写反馈接收。

(3)读通道控制：完成读通道地址映射，读优先级寄存，AMBA、AXI协议读ID寄存，读数据、读响应返回控制。

(4)读数据、读响应返回控制：根据读优先级有高到低向主机返回读数据，优先级相同则根据从机端口序号顺序有低到高返回读数据，如果某个从机占用读数据通道时间超过读数据通道超时阈值，则响应该从机以外的其他从机的读数据。

(5)低功耗控制：在一段时间没有读请求或者写请求并且没有正在进行的读写操作，则自动关断交织控制器时钟。

(6)总线监控：监控总线的带宽信息和传输延时信息。

基于所述多通道DDR交织控制装置，本发明实施例再提供一种多通道DDR交织控制方法，图3-2为本发明实施例三多通道DDR交织控制方法的实现流程示意图，如图3-2所示，所述方法包括以下步骤：

步骤S301，处理器配置交织控制器的寄存器，如交织大小的寄存器、交织方式的寄存器、非交织地址范围的寄存器等；

步骤S302，主机发送写地址、写数据到所述交织控制器；

步骤S303，所述交织控制器根据设置好的交织大小、交织方式、非交织地址范围等将写地址映射到相应从机，并发送写数据到该从机；

步骤S304，交织控制器接收该从机返回的写反馈；

步骤S305，所述交织控制器判断写反馈接收逻辑是否正忙；

步骤S306，如果写反馈接收逻辑空闲，则所述交织控制器将写反馈返回给主机；

步骤S307，如果写反馈接收逻辑正忙，则等待空闲后再回到步骤S305；

步骤S308，主机发送读地址到所述交织控制器；

步骤S309，所述交织控制器根据设置好的交织大小、交织方式、非交织地址范围等将读地址映射到相应从机；

步骤S310，所述交织控制器接收该从机返回的读数据和读响应；

步骤S311，所述交织控制器判断同一时刻是否有其他从机返回读数据和读响应；

步骤S312，如果同一时刻有其他从机返回读数据和读响应，则所述交织控制器判断该从机等待的时间是否小于等于响应超时阈值；是则进入步骤S313，否则进入步骤S316；

步骤S313，所述交织控制器判断该从机的读优先级是否比其他从机的读优先级高；是则进入步骤S314，否则进入步骤S315；

步骤S314，所述交织控制器返回读数据和读响应到主机；

步骤S315，所述交织控制器判断该从机与其他从机是否优先级相同并且从机端口号小于其他从机；是则进入步骤S314，否则进入步骤S316；

步骤S316，所述交织控制器等待其他从机将读数据和读响应返回给主机后，再回到步骤S311。

这里，交织控制器可重复步骤S302-S307进行写操作，重复步骤S308-S316进行读操作。

在本发明实施例提供的多通道DDR交织控制方法中，处理器提前配置交织控制器的交织大小、非交织地址范围、交织方式等；交织大小可以为64字节(Byte，B)、128B、256B、512B、1千字节(Kilo Byte，KB)、2KB、4KB；非交织地址范围为一段连续地址(KB对齐)，可以约定该地址只会映射到固定的从机，不做交织访存；交织方式约定为交织地址范围内不同的交织地址映射形式，交织方式在不同应用场景下的带宽利用率不同。

写地址数据流根据交织设置发送至相应从机DDR写通道，根据写地址的映射发送写数据到从机，从机侧将写反馈发送给主机；

读地址数据流根据交织设置发送至相应从机DDR读通道，从机侧接收读数据并按照一定的次序反馈给主机，从机侧将读响应和读数据发送给主机。

其中，写通道包含：1，写地址通道：主机发送写地址到交织控制器，交织控制器根据交织配置，完成地址映射并发送映射后的写地址到相应从机；2，写数据通道：根据映射后的写地址，发送写数据到相应从机；3，写反馈通道：从机根据写地址将写反馈返回给主机。

读通道包括：1，读地址通道：主机发送读地址到交织控制器，交织控制器根据交织配置，完成地址映射并发送映射后的读地址到相应从机；2，读数据、读响应通道：从机接收读数据，并根据各个从机读数据的优先级、从机的读数据超时计时器、各个从机的轮询响应控制等情况依次返回读数据、读响应。

在本发明实施例中，交织控制器的交织大小、交织方式、非交织地址范围等参数可以提前进行配置，增加了灵活性。完成交织配置后，主机就可以通过交织控制器完成对从机多通道DDR进行读写交织访问，读写的信息按照规则到达从机并返回相关信息到主机。本发明实施例提供的交织控制方法及控制装置具有延迟小、面积小、交织方式灵活可配置、功耗低等特点。

实施例四

本发明实施例提供一种多通道DDR交织控制装置，图4为本发明实施例四多通道DDR交织控制装置的组成结构示意图，如图4所示，所述控制装置包括：第一接收模块401、第一确定模块402、第一发送模块403、第二接收模块404和第二发送模块405，其中：

所述第一接收模块401，用于接收主机发送的写数据和第一写地址；其中，所述主机为总线互联模块；

所述第一确定模块402，用于根据预先设置的交织控制配置信息，确定所述第一写地址对应的第二写地址和所述第一写地址对应的从机的标识信息；

这里，所述第一确定模块402进一步包括：第一确定单元，用于根据预先设置的交织控制器的交织大小、非交织地址范围、交织方式确定所述第一写地址对应的第二写地址和所述第一写地址对应的从机的标识信息。

所述第一发送模块403，用于根据所述从机的标识信息，将所述写数据和所述第二写地址发送给所述从机；其中，所述从机为DDR控制器；

所述第二接收模块404，用于接收所述从机发送的写反馈消息，其中，所述写反馈消息用于表征所述写数据是否写成功；

所述第二发送模块405，用于将所述写反馈消息发送给所述主机。

这里，所述第二发送模块405进一步包括：第一判断单元，用于判断写反馈接收逻辑模块是否空闲；第一发送单元，用于如果所述写反馈接收逻辑模块空闲，将所述写反馈消息发送给所述主机。第二判断单元，用于如果所述写反馈逻辑模块不空闲，则等待预设的时间后，判断所述写反馈接收逻辑模块是否空闲；第二发送单元，用于如果所述写反馈接收逻辑模块空闲，将所述写反馈消息发送给所述主机。

本发明实施例提供的多通道DDR交织控制装置还包括：

第三确定模块，用于确定写数据通路的带宽信息；

第四确定模块，用于确定写命令的响应时延信息；其中，所述写命令的响应时延为从接收到主机发送的写数据和第一写地址到向所述主机发送写反馈消息之间的时间差；

第一存储模块，用于存储所述写数据通路的带宽信息和所述写命令的响应时延信息。

第一启动模块，用于如果没有接收到任一从机发送的读数据和读响应消息或写反馈信息，并且也没有接收到主机发送的读地址或写地址或写数据，则启动低功耗计时器开始计时；

第一关断模块，用于如果当低功耗计时器的计时时间达到低功耗计时阈值时，仍没有接收到任一从机发送的读数据和读响应消息和/或写反馈消息并且也没有接收到主机发送的读地址或写地址或写数据，则关断自身的控制时钟。

这里需要指出的是：以上多通道DDR交织控制装置实施例的描述，与上述方法实施例的描述是类似的，具有同方法实施例相似的有益效果，因此不做赘述。对于本发明多通道DDR交织控制装置实施例中未披露的技术细节，请参照本发明方法实施例的描述而理解，为节约篇幅，因此不再赘述。

实施例五

本发明实施例再提供一种多通道DDR交织控制装置，图5为本发明实施例五多通道DDR交织控制装置的组成结构示意图，如图5所示，所述控制装置500包括：第三接收模块501、第二确定模块502、第三发送模块503、第四接收模块504和第四发送模块505，其中：

所述第三接收模块501，用于接收主机发送的第一读地址；

所述第二确定模块502，用于根据预先设置的交织控制配置信息，确定所述第一读地址对应的第二读地址和所述第一读地址对应的第一从机的标识信息；

所述第三发送模块503，用于根据所述第一从机的标识信息，将所述第二读地址发送给第一从机；

所述第四接收模块504，用于接收所述第一从机发送的第一读数据和第一读响应消息；

所述第四发送模块505，用于将所述第一读数据和第一读响应消息发送给所述主机。

这里，所述第四发送模块505进一步包括：

第三判断单元，用于判断是否接收到第二从机发送的第二读数据和第二读响应消息；

第三发送单元，用于如果没有接收到第二从机发送的第二读数据和第二读响应消息，则将所述第一读数据和第一读响应消息发送给所述主机。

第四判断单元，用于如果接收到第二从机发送的第二读数据和第二读响应消息，判断所述第一从机等待的时间是否小于等于预设的响应超时阈值；

第五判断单元，用于如果所述第一从机等待的时间小于等于预设的响应超时阈值，判断所述第一从机的读优先级是否高于第二从机的读优先级；

第四发送单元，用于如果所述第一从机的读优先级高于第二从机的读优先级，则将所述第一读数据和第一读响应消息发送给所述主机。

第六判断单元，用于如果所述第一从机的读优先级与第二从机的读优先级相同，则判断所述第一从机的端口号是否小于所述第二从机的端口号；

第五发送单元，用于如果所述第一从机的端口号小于所述第二从机的端口号，则将所述第一读数据和第一读响应消息发送给所述主机。

第六发送单元，用于如果所述第一从机的读优先级低于所述第二从机的读优先级，将所述第二读数据和第二读响应消息发送给所述主机；

第七判断单元，用于判断是否接收到第三从机发送的第三读数据和第三读响应消息；

第七发送单元，用于如果没有接收到第三从机发送的第三读数据和第二读响应消息，则将所述第一读数据和第一读响应消息发送给所述主机。

第八发送单元，用于如果所述第一从机等待的时间大于预设的响应超时阈值，将所述第二读数据和第二读响应消息发送给所述主机；

第八判断单元，用于判断是否接收到第三从机发送的第三读数据和第三读响应消息；

第九发送单元，用于如果没有接收到第三从机发送的第三读数据和第三读响应消息，则将所述第一读数据和第一读响应消息发送给所述主机。

本发明实施例提供的多通道DDR交织控制装置还包括：

第五确定模块，用于确定读数据通路的带宽信息；

第六确定模块，用于确定读命令的响应时延信息；其中，所述读命令的响应时延为从接收到主机发送的第一读地址到向所述主机发送第一读数据和第一读响应消息之间的时间差；

第一存储模块，用于存储所述读数据通路的带宽信息和所述读命令的响应时延信息。

第二启动模块，用于如果没有接收到任一从机发送的读数据和读响应消息或写反馈信息，并且也没有接收到主机发送的读地址或写地址或写数据，则启动低功耗计时器开始计时；

第二关断模块，用于如果当低功耗计时器的计时时间达到低功耗计时阈值时，仍没有接收到任一从机发送的读数据和读响应消息和/或写反馈消息并且也没有接收到主机发送的读地址或写地址或写数据，则关断自身的控制时钟。

这里需要指出的是：以上多通道DDR交织控制装置实施例的描述，与上述方法实施例的描述是类似的，具有同方法实施例相似的有益效果，因此不做赘述。对于本发明多通道DDR交织控制装置实施例中未披露的技术细节，请参照本发明方法实施例的描述而理解，为节约篇幅，因此不再赘述。

本领域内的技术人员应明白，本发明的实施例可提供为方法、系统、或计算机程序产品。因此，本发明可采用硬件实施例、软件实施例、或结合软件和硬件方面的实施例的形式。而且，本发明可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器和光学存储器等)上实施的计算机程序产品的形式。

本发明是参照根据本发明实施例的方法、设备(系统)、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。

这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。

这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。

以上所述，仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围。