一种嵌入式测试存储系统的制作方法

本实用新型属于测控系统技术领域，更具体地，涉及一种嵌入式测试存储系统。

背景技术：

随着微电子技术和半导体工业的不断创新和发展，VLSI电路集成度和工艺水平不断提高，深亚微米工艺已经走向成熟，使得在单芯片上完成系统级整合成为可能，从而实现片上系统设计SoC(Systemon Chip)。同时在计算机硬件性能大幅提升，高性能EDA工具的不断开发的前提下，基于IP核复用技术的SoC设计在电子行业中迅速推广，降低了产品的开发成本和周期，极大的提高了设计效率。

目前，测试存储系统仍采用“主板+存储器+显示屏+测试板卡”的模式，这种测试存储系统极大增加了尺寸，降低了强弱电信号兼容性；并且这种模式的测试存储系统的系抗干扰能力很受限制，导致军事装备领域的应用极其不便，特别是在加入市购的测试板卡，在信号完整性很难得到保证，不同信号时钟的不统一性导致出现测试偏差，极大增加了排故的复杂性。而片上系统SOC具备IP核用户自主开发，IP核构成的SOC片上系统在功耗、可靠性方面具有不可比拟的优势。随着嵌入式电子技术在军事装备技术中所占的比重不断加大，瞄准技术发展的前沿，利用新技术来倍增战斗力具有重要意义。

技术实现要素：

针对现有技术的以上缺陷或改进需求，本实用新型提供了一种嵌入式测试存储系统，其目的在于提供一种具有结构紧凑、功耗低、电磁兼容强、保密性高的测试存储系统。

为实现上述目的，按照本实用新型的一个方面，提供了一种嵌入式测试存储系统，包括主处理器电路、通讯接口、信号采集电路、信号调理电路接口和SDRAM存储接口电路；

其中，主处理器电路的第一输入端与通讯接口相连，主处理器电路的第二输入端与信号采集电路的输出端相连，主处理器电路的第三端是一个双向接口，与SDRAM存储接口电路相连；信号调理电路接口的输出端与信号采集电路的输入端相连，信号调理电路接口的输入端用于接入外部模拟信号。

优选地，上述的嵌入式测试存储系统，其主处理器电路包括ARM微处理器、Fabric查询表模块、SMC_FIC软存储模块、CORE_AXI高级可扩展模块、SDR_AXI高级可扩展接口模块、DDR Bridge桥式连接模块、RS422串口总线模块、AD采样控制转换模块和FAB_CCC时钟调节模块；

其中，RS422串口总线模块和AD采样控制转换模块通过AHB总线矩阵与ARM微处理器的一端相连；ARM微处理器的另一端与DDR Bridge桥式连接模块的第一端相连；SMC_FIC软存储模块的第一端与DDR Bridge桥式连接模块的第二端相连；CORE_AXI高级可扩展模块的第一端与SMC_FIC软存储模块的第二端相连；SDR_AXI高级可扩展接口模块的第一端与CORE_AXI高级可扩展模块的第二端相连；Fabric查询表模块的第一端与SDR_AXI高级可扩展接口模块的第二端相连，第二端用作连接外部SDRAM存储器的接口；FAB_CCC时钟调节模块的第一端与SDR_AXI高级可扩展接口模块的第三端相连，第二端与DDR Bridge桥式连接模块的第三端相连；

优选地，上述的嵌入式测试存储系统，其RS422串口总线模块用于将ARM微处理器的总线接口连接到AHB总线矩阵，并通过Fabric查询表模块与通讯接口连接，实现数据交互；

AD采样控制转换模块用于将信号采集电路采集的模拟信号转换为数字信号后通过AHB总线矩阵和Fabric查询表模块发送到ARM微处理器，实现对采集到的模拟信号的转换及传输；

信号调理电路接口用于将外部模拟信号调理到AD采样控制转换模块可采样的信号范围；

外部SDRAM存储接口电路通过SDR_AXI高级可扩展接口模块连接到CORE_AXI高级可扩展模块，并通过SMC_FIC软存储模块将外部SDRAM存储器的数据发送ARM微处理器，或将ARM微处理器接收到的数据发送给外部SDRAM存储器，实现数据读取和存储；

DDR Bridge桥式连接模块用于实现SMC_FIC软存储模块与ARM模块的数据交互，FAB_CCC时钟调节模块用于为DDR Bridge桥式连接模块和SDR_AXI高级可扩展接口模块提供可调时钟。

总体而言，通过本实用新型所构思的以上技术方案与现有技术相比，能够取得下列有益效果：

本实用新型提供的嵌入式测试存储系统与传统测控系统相比，由于采用同一时钟控制、IP核一次烧写、具备内部自测试功能，具有结构紧凑、功耗低、电磁兼容强、保密性高的特点，解决了传统测试存储设备使用不便、功耗高、抗电磁干扰弱、保密性差的缺陷。

附图说明

图1是实施例提供的嵌入式测试存储系统的模块结构示意图；

图2是实施例提供的嵌入式测试存储系统的主处理器内部构成示意图。

具体实施方式

为了使本实用新型的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本实用新型进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本实用新型，并不用于限定本实用新型。此外，下面所描述的本实用新型各个实施方式中所涉及到的技术特征只要彼此之间未构成冲突就可以相互组合。

本实用新型实施例提供的嵌入式测试存储系统的功能框图如图1所示，包括主处理器电路1、通讯接口2、信号采集电路3、信号调理电路接口4和SDRAM存储接口电路5；

其中，主处理器电路1的第一输入端与通讯接口2相连，主处理器电路1的第二输入端与信号采集电路3的输出端相连；主处理器电路1的第三端是一个双向接口，与SDRAM存储接口电路5相连；信号调理电路接口4的输出端与信号采集电路3的输入端相连，信号调理电路接口4的输入端用于接入外部模拟信号。

实施例提供的嵌入式测试存储系统的主处理器电路1的内部构成如图2所示，包括ARM微处理器、Fabric查询表模块、SMC_FIC软存储模块、CORE_AXI高级可扩展模块、SDR_AXI高级可扩展接口模块、DDR Bridge桥式连接模块、RS422串口总线模块、AD采样控制转换模块和FAB_CCC时钟调节模块；

其中，RS422串口总线模块和AD采样控制转换模块通过AHB总线矩阵与ARM微处理器的一端相连；ARM微处理器的另一端与DDR Bridge桥式连接模块的第一端相连；SMC_FIC软存储模块的第一端与DDR Bridge桥式连接模块的第二端相连；CORE_AXI高级可扩展模块的第一端与SMC_FIC软存储模块的第二端相连；SDR_AXI高级可扩展接口模块的第一端与CORE_AXI高级可扩展模块的第二端相连；Fabric查询表模块的第一端与SDR_AXI高级可扩展接口模块的第二端相连，第二端用作连接外部SDRAM存储器的接口；FAB_CCC时钟调节模块的第一端与SDR_AXI高级可扩展接口模块的第三端相连，第二端与DDR Bridge桥式连接模块的第三端相连。

RS422串口总线模块和AD采样控制转换模块将通过数据总线、控制总线及地址总线进行数据传输，实现对信号的接收和采集；外部SDRAM存储器通过SDR_AXI高级可扩展接口模块在FAB_CCC时钟调节模块提供的时钟条件下进行数据的存储和读取，读取到的数据在CORE_AXI高级可扩展模块和SMC_FIC软存储模块的控制下跨接到DDR Bridge桥式连接模块，转换后发送到ARM微处理器，实现ARM微处理器对外部SDRAM存储器内数据的存储和读取。

采用实施例提供的这种嵌入式测试存储系统实现存储，通过软硬件协同以提高片上系统的资源利用率，达到最佳的软硬件契合性；在本实施例中，硬件实现平台搭建，包括外部接口电路、功能模块；软件则完成数据处理、存储及必要的逻辑功能，包括软件接口通讯协议、架构设计、逻辑设计及算法；通过软件接口通讯协议实现与上位机和下位机数据通讯，通过地址线和控制线的操作实现数据的读取和存储。

本领域的技术人员容易理解，以上所述仅为本实用新型的较佳实施例而已，并不用以限制本实用新型，凡在本实用新型的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本实用新型的保护范围之内。