用于嵌入式动态随机存取存储器(eDRAM)的低泄漏非平面存取晶体管的制作方法
【技术领域】
[0001]本发明的实施例处于半导体器件和半导体加工领域，并且具体而言，处于用于嵌入式动态随机存取存储器(eDRAM)的低泄漏非平面存取晶体管和制造用于eDRAM的低泄漏非平面存取晶体管的方法。
【背景技术】
[0002]对于过去的几十年而言，集成电路中缩放的特征已经成为了不断增长的半导体产业的推动力。缩放至越来越小的特征实现了半导体芯片的有限基板面(real estate)上的功能单元的密度增大。例如，缩小晶体管的尺寸允许在芯片上并入的存储器或逻辑器件的数量增大，从而向产品的制造提供增大的容量。然而，对不断增大的容量的驱动并非不存在问题。优化每个器件的性能的必要性变得越来越重要。
[0003]在集成电路器件的制作中，随着器件尺寸的持续缩小，诸如鳍式场效应晶体管(fin-FET)的多栅极晶体管变得越来越占据主导地位。在常规工艺中，通常在体硅衬底或绝缘体上硅的衬底上制造fin-FET。在一些实例中，由于体硅衬底的成本较低并且与现有的高产量体硅衬底基础结构兼容，所以体硅衬底是优选的。
[0004]然而，多栅极晶体管的缩放并非没有后果。随着这些微电子电路的基本构造块的尺寸的减小以及在给定区域中制造的基本构造块的绝对数量的增大，对用于制造这些构造块的半导体工艺的限制已变得势不可挡。
【附图说明】
[0005]图1A示出了现有技术的非平面存取晶体管的平面图和对应的截面图。
[0006]图1B示出了另一个现有技术的非平面存取晶体管的平面图和对应的截面图。
[0007]图2A示出了根据本发明的实施例的低泄漏非平面存取晶体管的平面图和对应的截面图。
[0008]图2B示出了根据本发明的实施例的图2A的低泄漏非平面存取晶体管的一部分的倾斜视图。
[0009]图3A-3D示出了根据本发明的实施例的制造低泄漏非平面存取晶体管的方法中的各种操作的截面图，其中:
[0010]图3A示出了用于半导体器件制造的初始结构；
[0011]图3B示出了在去除虚设栅极电极以形成沟槽之后的图3A的结构；
[0012]图3C示出了在氧化工艺之后的图3B的结构；
[0013]图3D示出了在图3C的厚的栅极电介质层上形成金属栅极电极之后的图3C的结构。
[0014]图4A示出了根据本发明的实施例的非平面半导体器件的截面图。
[0015]图4B示出了根据本发明的实施例的沿图4A的半导体器件的a-a’轴截取的平面图。
[0016]图5示出了根据本发明的实施例的在容纳第四层金属布线的单个电介质层中形成的低泄漏非平面存取晶体管和对应的电容器的截面图。
[0017]图6示出了根据本发明的实施例的在容纳第三层和第四层金属布线的两个电介质层中形成的低泄漏非平面存取晶体管和对应的电容器的截面图。
[0018]图7示出了根据本发明的一种实施方式的计算设备。
【具体实施方式】
[0019]描述了用于嵌入式动态随机存取存储器(eDRAM)的低泄漏非平面存取晶体管和制造用于eDRAM的低泄漏非平面存取晶体管的方法。在以下描述中，阐述了大量具体细节，例如具体的集成和材料机制，从而提供对本发明的实施例的透彻理解。对于本领域技术人员显而易见的是，可以在不具有这些具体细节的情况下实践本发明的实施例。在其它实例中，并未详细描述诸如集成电路设计布局等公知的特征，以免不必要地使本发明的实施例难以理解。此外，应当理解的是，附图中所示的各种实施例是说明性的表示并且不一定是按比例绘制的。
[0020]本文中所描述的一个或多个实施例涉及用于制造鳍状物宽度存在差异的极低泄漏的三栅极eDRAM存取晶体管的方法。实施例可以包括fin-FET器件、减少栅极所引起的漏极泄漏、减少结泄漏、低泄漏、低功率、金属氧化物半导体场效应晶体管(M0SFET)、选择性氧化方法、片上系统产品、以及三栅极技术中的一种或多种。本文中所描述的晶体管可能对eDRAM技术有用，但是在应用中不需要受到这样的限制。
[0021]为了提供背景，本文中所描述的一个或多个实施例解决了栅极所引起的漏极泄漏(GIDL)电流的问题，所述漏极泄漏电流是现有技术的存储器单元中的主要泄漏路径的其中之一。一个或多个实施例涉及对fin-FET器件的使用，因为fin-FET器件由于具有良好的沟道可控性而适于解决GIDL问题。GIDL是由栅极与漏极之间的高电场引起的，并且其在fin-FET 结构中由于横向双极结效应而严重恶化。解决了对 GIDL 电流的缓解的先前的解决方案包括结分级、共同离子注入优化、和氧化物厚度控制。然而，对于具有缩小的栅极尺寸的fin-FET器件而言，由于性能和亚阈值(截止状态)泄漏显著退化，不能通过这些方法来有效地缓解GIDL泄漏。因此，在实施例中，在本文中描述了鳍状物宽度存在差异的晶体管。在一个这种实施例中，所述器件实现了对GIDL泄漏的精确控制，并且与标准fin-FET互补金属氧化物半导体(CMOS)工艺流程完全兼容。
[0022]更具体而言，一个或多个实施例涉及eDRAM存取晶体管的制造。对于这种晶体管，较厚的栅极电介质可能有利于使GIDL电流最小化。然而，较厚的栅极电介质还在源极/漏极区处(例如，在沟道区之外)产生较窄的鳍状物尺寸，并且可能因较高的串联电阻(Rext)而使性能退化。相反，根据本发明的实施例，使沟道下的鳍状物宽度产生差异而不影响源极/漏极区处的鳍状物宽度。在一个这种实施例中，利用选择性氧化工艺实现鳍状物宽度差异化。为了减小栅极-漏极场，常规方法是在栅极电极形成之前引入较厚的栅极电介质。这种常规方法可以用于减小GIDL电流;然而，同时减小了驱动电流(1n)，因为由于栅极电介质较厚而使得源极/漏极处的鳍状物宽度也减小了。结果可能是导致寄生串联电阻(Rext)的不需要的增大。根据本发明的实施例，选择性氧化工艺用于有效地使沟道下的鳍状物宽度产生差异，而不影响源极/漏极区处的鳍状物宽度。
[0023]为了比较的目的，能够从结构优势角度理解解决GIDL的常规方法。在第一示例中，图1A示出了现有技术的非平面存取晶体管10A的平面图和对应的截面图。参考图1A，器件的平面图102A突出显示了鳍状物11(^的源极区1044、栅极区1064和漏极区108六。如沿栅极区截取的截面图(a)所示，鳍状物IlOA突出到隔离区112A上方。栅极电极叠置体114A设置在鳍状物IlOA的突出部分之上。如沿漏极区截取的截面图(b)所示，具有外延区116A的鳍状物IlOA突出到隔离区112A上方，并且可以包括间隔体部分118A。接触部120A设置在鳍状物IlOA的突出部分之上。在该第一示例中，保持相对充分(宽)的鳍状物宽度。然而，栅极叠置体114A的对应栅极电介质相对较厚，因为形成栅极电介质层所消耗的鳍状物很少或没有。因此，器件100A可能不适于针对有效的存取晶体管性能(例如，针对eDRAM单元)的低泄漏。
[0024]在第二示例中，图1B示出了另一个现有技术的非平面存取晶体管的平面图和对应的截面图。参考图1B，器件的平面图102B突出显示了鳍状物IlOB的源极区104B、栅极区106B和漏极区108B。如沿栅极区截取的截面图(a)所示，鳍状物IlOB突出到隔离区112B上方。栅极电极叠置体114B设置在鳍状物11OB的突出部分之上。栅极电极叠置体114B包括栅极电介质，所述栅极电介质至少包括鳍状物IlOB的消耗(氧化)区115B。如沿漏极区截取的截面图(b)所示，具有外延区116B的鳍状物IlOB突出到隔离区112B上方，并且可以包括间隔体部分118B。接触部120B设置在鳍状物I1B的突出部分之上。在该第二示例中，由于鳍状物I1B的部分的消耗，所以相对窄(薄)的鳍状物宽度产生了鳍状物IlOB的栅极区和源极/漏极区二者。要理解的是，在那些区域中的鳍状物上进行外延生长之前去除源极/漏极区中的鳍状物IlOB的消耗部分。因此，器件100B可能具有Rext问题并且可能不适于针对有效的存取晶体管性能(例如，针对eDRAM单元)的高性能。
[0025]根据本发明的实施例，在替换栅极工艺期间(例如，在鳍状物的位于栅极之下的部分被暴露的这段时间)，在去除多晶硅栅极或其它虚设栅极之后执行选择性氧化。如此，可以在不影响栅极结构之外的鳍状物区域的情况下制造厚的栅极电介质。作为示例，与结合图1A和IB所描述的布置相比，图2A示出了根据本发明的实施例的低泄漏非平面存取晶体管200的平面图和对应的截面图；并且图2B示出了根据本发明的实施例的图2A的低泄漏非平面存取晶体管200的一部分的倾斜视图。
[0026]参考图2A和2B，器件200的平面图202和倾斜视图203突出显示了鳍状物210的源极区204、栅极区206和漏极区208。如沿栅极区截取的截面图(a)所示，鳍状物210突出到隔离区212上方。栅极电极叠置体214设置在鳍状物210的突出部分之上。栅极电极叠置体214包括栅极电介质，所述栅极电介质至少包括鳍状物210的消耗(氧化)区215。如沿漏极区截取的截面图(b)所示，具有外延区216的鳍状物210突出到隔离区212上方，并且可以包括间隔体部