一种基于扫描链的芯片分析方法与流程

本发明涉及信息电子芯片设计领域，尤其涉及一种基于扫描链的芯片分析方法。

背景技术：

现有的针对芯片内部存储的debug方法，以通过jtag控制cpu，读取存储的内容。但是这种方法存在一些潜在的问题。一是由于芯片内部的存储并不是完全向cpu开放访问：例如某些ip内部的sram，cpu无法访问到，进而无法进行问题定位。二是由于芯片设计过程中可能出现错误，导致在特定情况下，cpu无法正常工作，此时需要通过读取cache来定位cpu问题本身时，jtag也是无法做到。

而现有的通过扫描链定位芯片内部问题的方法，主要针对芯片内部的寄存器，无法读取芯片内部的存储器。

技术实现要素：

针对以上缺陷，本发明目的在于如何在于如何快速分析和定位芯片内部存储器的问题。

为了实现上述目的，本发明提供了一种基于扫描链的芯片分析方法，其特征在于芯片内部存储器的时钟共用扫描链的时钟，将存储器的读写控制信号和地址信号依次连接到扫描链头部的各个积存器的输入端，将存储器的数据信号依次分别先连接数据选择器后连接到扫描链尾部的各个积存器的输入端，数据选择器的控制端与采样选择信号相连，通过采样选择信号控制是否对数据信号进行采样。

所述的基于扫描链的芯片分析方法，其特征在于将存储器的时钟和寄存器的时钟在此模式下统一由片外控制，将读写控制信号ce和地址信号addr依次连接到扫描链头部的寄存器，将数据信号data依次连接到扫描链的尾部，通过采样信号sample选择扫描链尾部的寄存器是否将data值采样住，通过片选信号si端输入读写控制信号ce和addr地址，通过输出端so输出数据，在数据信号data端插入以及混合器mux用来选择移位通路或选择完成采样所需要的采样通路。

本发明通过提出一种不依赖于cpu和jtag的方式，并以兼容复用扫描链定位芯片内部问题的逻辑，快速定位芯片内部存储(sram、rom)问题，节省debug时间，排除排除制造及设计可能引入或存在的问题。

附图说明

图1是芯片内部存储示例；

图2是sram读取时序图；

图3是芯片中的扫描链示意图；

图4是扫描模式下的扫描链通路；

图5是增加扫描链后的芯片内部存储示意图；

图6是增加扫描链后的芯片内部存储读取时序图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

为了方便对本方案的理解，现假设芯片内部一块4x2bit的sram，地址位宽为2bit(addr[1:0])，图1是芯片内部存储示例,数据位宽为2bit(data[1:0])，控制选中信号1bit(ce)，时钟输入1bit(clk)。这里需要说明的是，由于本方案只讨论对存储模块的读取，所以在本方案设计的模式下，只存在读操作，故而存储的读/写选择信号被固定为读。

图2是sram读取时序图,了sram的读取时序，时钟沿为上升沿是，当ce为高时，addr有效，在下一拍时钟沿为高时data有效。

图3是芯片中的扫描链示意图,扫描链通过将带扫描输入寄存器替换原有常规寄存器。本实施方式包括1～7个带扫描输入积存器，带扫描输入寄存器包括数据选择器，数据选择器包括数据输入端口、扫描输入端口和扫描使能控制端口；带扫描输入寄存器还包括时钟输入端口、数据输出端口和扫描输出端口。图4是扫描模式下的扫描链通路，为了方便说明将芯片中的扫描链抽象为主要的带扫描输入寄存器和时钟clk。

本实施例就是通过复用该扫描链来实现的,该扫描链的插入通常在芯片做dft阶段通过工具插入。芯片在正常工作模式下的通路为黑色线，而在扫描模式下的通路为虚线所示。两种模式之间的选择通过信号scan_en完成,为了方便理解，将电路图在扫描模式下抽象为如图4所表示的图。

本实施例通过复用扫描链，将读取存储的地址扫入，并将存储的结果采样到扫描链中再扫出，这样就完全不依赖与cpu与jtag，并且可以对芯片内部的所有的存储进行访问。图5是增加扫描链后的芯片内部存储示意图。将存储的时钟和寄存器的时钟在此模式下统一由片外控制。将ce和addr信号依次连接到扫描链头部的寄存器，这样做的好处是可以减少移位操作的时间。将data信号依次连接到扫描链的尾部，这样做的好处也是为了减少移位操作时间。通过sample信号选择扫描链尾部的寄存器是否将data值采样住。通过si端输入ce控制和addr地址，通过so输出data数据。在data端插入以及mux用来选择移位通路或选择完成采样所需要的采样通路。

带扫描输入寄存器包括数据选择器，数据选择器包括数据输入端口data、扫描输入端口scanin和扫描使能控制端口scanenable；带扫描输入寄存器还包括时钟输入端口clk、数据输出端口q和扫描输出端口scanout。图4是扫描模式下的扫描链通路，为了方便说明将芯片中的扫描链抽象为主要的带扫描输入寄存器和时钟clk。

图6是增加扫描链后的芯片内部存储读取时序图，现对本方案的时序进行示例讲解，片外控制着clock，sample，si三根信号，并采样so信号。在图6中“3”的位置，si数据有效。直到“5”的位置移入了三比特数据“011”，对应到sram的端口是：addr[1]＝0，addr[0]＝1，ce＝1。到达位置“6”，该时钟沿将addr[1:0]＝2’b01，ce＝1推入到sram中，其实际意义就是访问sram地址为2’b01的位置，并假设该地址存储的值为2’b10。到达位置“8”，在该时钟上升沿时，sample为高，此时，扫描链尾部的两个寄存器将data[1]和data[0]的值采样到。到达位置“9”，so将data[1]的值输出。到达位置“10”，so将data[0]的值输出。

可以看出，通过本方案，只需要在芯片测试阶段控制clock、sample、si三根信号即可用对芯片内部的存储进行读操作，完成芯片存储问题的定位。

以上所揭露的仅为本发明一种实施例而已，当然不能以此来限定本之权利范围，本领域普通技术人员可以理解实现上述实施例的全部或部分流程，并依本发明权利要求所作的等同变化，仍属于本发明所涵盖的范围。

技术特征：

技术总结
本发明公开了一种基于扫描链的芯片分析方法，其特征在于芯片内部存储器的时钟共用扫描链的时钟，将存储器的读写控制信号和地址信号依次连接到扫描链头部的各个积存器的输入端，将存储器的数据信号依次分别先连接数据选择器后连接到扫描链尾部的各个积存器的输入端，数据选择器的控制端与采样选择信号相连，通过采样选择信号控制是否对数据信号进行采样。通过提出一种不依赖于CPU和Jtag的方式，并以兼容复用扫描链定位芯片内部问题的逻辑，快速定位芯片内部存储(SRAM、ROM)问题，节省debug时间，排除排除制造及设计可能引入或存在的问题。

技术研发人员：赵胜平;黄运新;张鹏
受保护的技术使用者：记忆科技（深圳）有限公司
技术研发日：2017.06.29
技术公布日：2017.11.07