一种并行接口读写电路及数据读写方法与流程

本发明属于电路设计领域，涉及一种并行接口读写电路。

背景技术：

在电路设计中，电路并行接口一般包含同步和异步两种，在数据交换及通信方面具有广泛的应用。同步并行接口一般指接口的外部读写时钟和电路读写信号同步，这种类型的电路对时钟信号质量要求高，且对读写时序要求较为严苛。在现有技术中，电路同步设计具有设计时序约束可控、物理实现简单等优点。但设计中对时钟信号质量及读写时序要求高，特别是在高速并行接口设计中，信号质量容易受系统干扰或设计因素的影响；另一方面，对读写时序要求严苛，且要求在设计中留有足够的设计余量以避免工艺实现偏差的影响。

技术实现要素：

本发明的目的在于提供一种并行接口读写电路，以克服现有技术的不足。

为达到上述目的，本发明采用如下技术方案：

一种并行接口读写电路，包括输入处理单元以及与输入处理单元连接的地址锁存器组、数据触发器组和bushold单元；地址锁存器组的输出端连接有sel单元，sel单元的输出端连接于数据触发器组时钟输入端；

所述输入处理单元用于对输入数据或控制信号进行滤波、延时及整形处理；

地址锁存器组用于对地址信号的锁存；

数据触发器组在写信号wrn且片选信号cen有效时，根据锁存的地址信号实现对不同地址可写寄存器的写数据控制；

bus_hold单元为数据输出控制单元，用于数据输出；

sel单元用于对输入处理单元处理后的信号有效时，根据读写及片选信号、锁存的地址信号实现对不同地址寄存器的读或写控制。

进一步的，地址锁存信号产生逻辑由写信号wrn、读信号rdn及片选信号cen通过二输入与门、或门或类似逻辑产生，在wrn或rdn、且cen有效时锁存地址信号。

一种数据读写方法，包括以下步骤：

由输入处理单元对输入数据或控制信号进行滤波、延时及整形，然后由地址锁存器组对输入处理单元处理后的地址信号进行锁存，利用sel单元在wrn或rdn、且cen有效时，根据锁存的地址信号实现对不同地址寄存器的读或写控制；通过数据触发器组在wrn且cen有效时，根据锁存的地址信号实现对不同地址可写寄存器的写数据控制。

进一步的，经输入单元处理后的wrn信号、cen信号及锁存的地址信号，通过二输入或非门及与门或类似逻辑在wrn上升沿产生脉冲控制信号形成ck端产生逻辑，在控制信号的上升沿实现对数据触发器组d端的数据采样，采样后的数据由d0～dn经过输入处理单元产生，控制信号脉冲宽度必须满足数据触发器对ck信号的要求。

进一步的，经输入单元处理后的rdn信号、cen信号及锁存的地址信号，通过二输入或非门、与门及反相器或类似逻辑产生的数据控制信号形成data_oe产生逻辑，在data_oe有效时输出数据q0～qn。

进一步的，写信号为wrn，读信号为rdn，片选信号为cen，信号均为低有效；地址信号为a0～an；写数据信号为d0～dn、读数据输出信号为q0～qn、数据控制信号为data_oe。

进一步的，在片选信号cen有效时，读写电路在写信号wrn下降沿锁存地址信号a0～an，在写信号的上升沿对d0～dn进行采样。

进一步的，在片选信号cen有效时，读写电路在读信号rdn下降沿锁存地址信号a0～an；在读信号rdn下降沿一定延迟时间后，输出数据q0～qn，且输出数据在读信号rdn撤销后保持一定的时间，主机可以在读信号上升沿对输出数据进行采样。

与现有技术相比，本发明具有以下有益的技术效果：

本发明一种并行接口读写电路，利用输入处理单元以及与输入处理单元连接的地址锁存器组、数据触发器组和bushold单元；地址锁存器组的输出端连接有sel单元，sel单元的输出端连接于数据触发器组时钟输入端，由于设计的输入处理单元的作用，端口处地址信号a0～an对片选信号cen、写信号wrn、读信号rdn的建立时间最小值可以为0，且保持时间只要满足锁存器要求即可，能够减少对时钟信号的要求，地址信号对片选/读/写信号的建立时间、片选信号对读/写信号的建立及保持时间、输入数据对写信号保持时间时序要求较为宽松，适用于更多的系统接口，在具有并行接口的电路设计中具有普适性，本发明采用异步并行接口指外部读写时钟和电路内部的时钟不同、或外部无时钟信号，这种类型的电路对时钟质量要求比较低，特别是外部无需时钟时，并行接口读写数据不受时钟信号的限制，设计灵活简单，能够减轻并行接口读写设计难度。

本发明一种数据读写方法，在片选信号cen有效时，读写电路在写信号wrn或读信号rdn下降沿锁存地址信号a0～an，在写信号的上升沿对d0～dn进行采样或者读信号rdn下降沿一定延迟时间后，输出数据q0～qn，且输出数据在读信号rdn撤销后保持一定的时间，主机可以在读信号上升沿对输出数据进行采样，由于设计的输入处理单元的作用，端口处地址信号a0～an对片选信号cen、写信号wrn的建立时间最小值可以为0，且保持时间只要满足锁存器要求即可；片选信号cen对写信号wrn的建立及保持时间最小值可以为0；写数据d0～dn对写信号wrn的保持时间最小值可以为0，方法简单，可以减少对时钟信号的要求，地址信号对片选/读/写信号的建立时间、片选信号对读/写信号的建立及保持时间、输入数据对写信号保持时间的时序要求较为宽松。

附图说明

图1为并行接口读写电路。

图2为8位并行接口读写电路。

图3为8位并行接口读写电路写时序。

图4为8位并行接口读写电路读时序。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，虽然所描述的实施例仅仅是本申请一部分实施例，而不是全部实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的其他所有实施例都属于本申请的保护范围。

如图1所示，一种并行接口读写电路，包括输入处理单元以及与输入处理单元连接的地址锁存器组、数据触发器组和bushold单元；地址锁存器组的输出端连接有sel单元，sel单元的输出端连接于数据触发器组时钟输入端；

所述输入处理单元用于对输入数据或控制信号进行滤波、延时及整形处理；滤波功能可以信号毛刺，减轻对信号的干扰；延时功能可以实现写信号wrn上升沿的获取，实现在写信号wrn上升沿写数据的控制；整形功能实现对数据或控制信号上升沿或下降沿的整形；

地址锁存器组用于对地址信号的锁存；地址锁存信号产生逻辑由写信号wrn、读信号rdn及片选信号cen通过二输入与门、或门或类似逻辑产生，在wrn或rdn、且cen有效时锁存地址信号；

数据触发器组(dff)在wrn且cen有效时，根据锁存的地址信号实现对不同地址可写寄存器的写数据控制；

ck端产生逻辑由经输入单元处理后的wrn信号、cen信号及锁存的地址信号，通过二输入或非门及与门或类似逻辑在wrn上升沿产生脉冲控制信号。在控制信号的上升沿实现对触发器d端的数据采样，该数据由d0～dn经过输入处理单元产生，控制信号脉冲宽度必须满足数据触发器对ck信号的要求。

data_oe产生逻辑由经输入单元处理后的rdn信号、cen信号及锁存的地址信号，通过二输入或非门、与门及反相器或类似逻辑产生的数据控制信号，在data_oe有效时输出数据q0～qn；

bus_hold单元是数据输出控制单元，可以避免数据的三态输出，在数据有效时正常输出，反之则保持上一状态的数据输出。

sel单元用于对输入处理单元处理后的信号有效时，根据锁存的地址信号实现对不同地址寄存器的读或写控制；

利用输入处理单元、地址锁存器组(latch)、地址锁存信号产生逻辑、sel单元、数据触发器组、ck端产生逻辑、bushold单元及data_oe产生逻辑；本发明可以减轻并行接口读写设计难度，减少对时钟信号的要求，地址信号对片选/读/写信号的建立时间、片选信号对读/写信号的建立及保持时间、输入数据对写信号保持时间的时序要求较为宽松，适用于更多的系统接口，在具有并行接口的电路设计中具有普适性。

本发明的一种具体实施例如图2所示，为一种8bit并行接口读写电路，写信号为wrn，读信号为rdn，片选信号为cen，信号均为低有效；地址信号为a1、a0；写数据信号为d0～d7、读数据输出信号为q0～q7、数据控制信号为data_oe。

本实施例包含输入处理单元、地址锁存器组(latch)、地址锁存信号产生逻辑、sel单元、数据触发器组及ck端产生逻辑、data_oe产生逻辑及bus_hold单元。

其中，输入处理单元对输入数据或控制信号进行滤波、延时及整形，包括buf、滤波、延时及整形部分。滤波功能可以信号毛刺，减轻对信号的干扰；延时功能可以实现写信号上升沿的获取，实现在写信号上升沿写数据的控制；整形功能实现对数据或控制信号上升沿或下降沿的整形。

地址锁存器组(latch)实现对地址信号a1～a0的锁存。

地址锁存信号产生逻辑由写信号wrn、读信号rdn及片选信号cen通过二输入与门、或门或类似逻辑产生，在wrn或rdn、且cen有效时锁存a1～a0。

sel单元在wrn或rdn、且cen有效时，根据锁存的a1～a0实现对不同地址寄存器的读或写控制。

数据触发器组在wrn且cen有效时，根据锁存的a1～a0实现对不同地址可写寄存器的写数据控制。

ck端产生逻辑由经输入单元处理后的wrn信号、cen信号及锁存的a1～a0，通过二输入或非门、与门或类似逻辑在wrn上升沿产生控制信号，在控制信号的上升沿实现对触发器d端由d7～d0经过输入处理单元产生的数据采样，控制信号宽度必须满足数据触发器对ck信号的要求。

data_oe产生逻辑由经输入单元处理后的rdn信号、cen信号及锁存的a1～a0，通过二输入或非门、与门及反相器或类似逻辑产生的数据控制信号，在data_oe有效时输出数据q7～q0。

bus_hold单元是数据输出控制单元，可以避免数据的三态输出，在数据有效时正常输出，反之则保持上一状态的数据输出。

图3为一种8位并行接口读写电路写时序。在片选信号cen有效时，读写电路在写信号wrn下降沿锁存地址信号a1～a0，在写信号的上升沿对d7～d0进行采样。由于设计的输入处理单元的作用，端口处地址信号a1～a0对片选信号cen、写信号wrn的建立时间最小值可以为0，且保持时间只要满足锁存器要求即可；片选信号cen对写信号wrn的建立及保持时间最小值可以为0；写数据d7～d0对写信号wrn的保持时间最小值可以为0。

图4为一种8位并行接口读写电路读时序。在片选信号cen有效时，读写电路在读信号rdn下降沿锁存地址信号a1～a0。在读信号rdn下降沿一定延迟时间后，输出数据q7～q0，且输出数据在读信号rdn撤销后保持一定的时间，主机可以在读信号上升沿对输出数据进行采样。输出数据的有效采样时间受制造工艺和读信号宽度的影响。由于设计的输入处理单元的作用，端口处地址信号a1～a0对片选信号cen、读信号rdn的建立时间最小值可以为0，且保持时间只要满足锁存器要求即可；片选信号cen对读信号rdn的建立及保持时间最小值可以为0。

这种8位并行接口读写电路可以减少对时钟信号的要求，地址信号对片选/读/写信号的建立时间、片选信号对读/写信号的建立及保持时间、输入数据对写信号保持时间的时序要求较为宽松。

以上对本申请提供的一种并行接口读写电路进行了详细介绍，本文中应用具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的方法及其核心思想；同时对于本领域的普通技术人员，依据本申请思想在具体实施方式及应用范围上均没有改变之处，综上所述，本说明书内容不应理解为对本申请的限制。