针对UART接口的用于生成采样信号的电路和UART接口的制作方法

本发明涉及一种针对uart接口的用于生成采样信号的电路和一种具有这种电路的uart接口。

背景技术：

为了在不同的通信成员之间进行数据传输，常常使用所谓的通用异步收发器（universalasynchronousreceivertransmitter，uart）接口。典型地，在uart接收器中设置数据采样单元，该数据采样单元构造用于：根据采样信号来对数据传输线路进行采样。相应地，该采样信号也可以被用于发送数据。为了能够在发送器与接收器之间尽可能没有错误地传输数据，需要不仅在发送器中而且在接收器中将采样信号的频率能够调整得尽可能精确一致，其中采样信号的频率与uart接口的比特率相对应。为了生成采样信号，常常适当地划分外围时钟、例如处理器时钟。然而，在给定的外围时钟情况下，通过简单的划分外围时钟并不能生成采样信号的任意的频率、也就是说比特率。

技术实现要素：

本发明所基于的任务在于：提供一种针对uart接口的用于生成采样信号的电路和一种uart接口，该电路和该uart接口能够在给定的外围时钟情况下实现尽可能精确地调整采样信号的频率。

本发明通过根据权利要求1的针对uart接口的或作为uart接口的部分的用于生成采样信号的电路和根据权利要求7的uart接口来解决该任务。

按照本发明的电路构造用于，针对uart接口或作为uart接口的部分来生成采样信号，其中采样信号的频率是能调整的而且并且由外围时钟来推导出。

该电路具有输入连接端，按规定应将外围时钟、例如存在于系统中的外围时钟施加到该输入连接端上。

该电路还具有输出连接端，在该输出连接端上输出采样信号。

该电路还具有比特率存储器，该比特率存储器构造用于：存储与uart接口的所希望的比特率相对应的值。所希望的比特率或者比特率的整数倍例如可以二进制地存储在比特率存储器中。在例如以通过调整过程来触发的方式而改变所述比特率时，存储在比特率存储器中的值与所调整的比特率相应地改变。

该电路还具有外围时钟存储器，该外围时钟存储器构造用于：存储例如二进制的值，该值与外围时钟的频率相对应或描绘该外围时钟。

该电路还具有总和存储器，该总和存储器构造用于：存储、例如二进制地存储可变的总和值。

该电路还具有计算单元或控制单元。

计算单元构造用于：将比较值与阈值进行比较，该比较值取决于存储在总和存储器中的总和值（以及必要时的其它参量），该阈值取决于存储在外围时钟存储器中的值（以及必要时的其它参量）。计算单元构造用于：根据比较的结果来生成具有第一电平或第二电平的采样信号。第一电平例如可对应于逻辑零而第二逻辑电平例如可对应于逻辑一。计算单元还构造用于：以外围时钟的节拍（takt）并且根据比较的结果，要么使存储在总和存储器中的总和值以存储在比特率存储器中的值的数量差别而改变（增大或减小），要么使存储在总和存储器中的总和值以如下值的数量差别而改变或设置为如下值，该值取决于存储在外围时钟存储器中的值。

在一个实施方式中，计算单元构造用于：以外围时钟的节拍来检查：比较值是大于/等于阈值还是小于阈值。如果比较值小于阈值，则计算单元使存储在总和存储器中的总和值以存储在比特率存储器中的值的数量差别而增大。如果比较值大于或等于阈值，则计算单元将存储在总和存储器中的总和值设置为如下值，该值相当于比较值与阈值之差。

在一个实施方式中，比特率存储器构造用于：存储如下值，该值对应于uart接口的所希望的比特率的整数倍、例如所希望的比特率的16倍。如果所希望的比特率例如为4mbit/秒，则存储在比特率存储器中的值例如可以为4*16=64。

在一个实施方式中，外围时钟存储器构造用于：存储如下值，该值对应于外围时钟的频率。如果外围时钟例如为100mhz，则存储在外围时钟存储器中的值例如可以为100。

在一个实施方式中，比较值等于存储在总和存储器中的总和值与存储在比特率存储器中的值的总和。

在一个实施方式中，该电路具有加法器，该加法器构造用于：对存储在总和存储器中的总和值和存储在比特率存储器中的值求和，并且将该总和作为比较值在自身的输出连接端处输出。该电路还具有减法器，该减法器构造用于：构成在外围时钟存储器中所存储的值与由加法器输出的总和之间的差，并且将该差在自身的输出连接端处输出。该电路还具有比较器，该比较器构造用于：将存储在外围时钟存储器中的值与比较值进行比较，并且根据比较的结果，在该比较器的输出连接端上生成具有第一电平或第二电平的采样信号，该比较器的输出连接端与该电路的输出连接端连接。该电路还具有复用器，该复用器在其控制输入端处与比较器的输出连接端连接，该复用器在其第一输入端处与减法器的输出连接端连接，该复用器在其第二输入端处与加法器的输出连接端连接，而且该复用器根据采样信号的状态在其输出连接端上要么输出存在于该复用器的第一输入端处的信号要么输出存在于该复用器的第二输入端处的信号。总和存储器构造为时钟控制的、尤其是边缘触发的寄存器，例如构造为时钟控制的触发器（flipflop），其中以外围时钟加载该寄存器的时钟输入端，而且该寄存器的输入连接端与复用器的输出连接端连接。

本发明还涉及一种uart接口。该uart接口具有至少一个数据传输连接端，该数据传输连接端例如被设置用于连接到数据传输线路上。该uart接口还具有数据采样单元，该数据采样单元具有采样控制连接端，其中该数据采样单元构造用于：根据存在于采样控制连接端处的采样信号来对存在于数据传输连接端处的信号进行采样。该uart接口还具有上文所描述的电路，该电路的输出连接端与数据采样单元的采样控制连接端连接。

附图说明

随后参考附图详细地描述本发明。在这种情况下：

图1示出针对uart接口的用于生成采样信号的电路；和

图2示出具有在图1中示出的电路的uart接口。

具体实施方式

图1示出针对uart接口20（参见图2）的或作为uart接口20（参见图2）的部分的用于生成采样信号as的电路1。

电路1具有输入连接端2，该输入连接端构造用于接收外围时钟pt。外围时钟pt例如可以是在uart接口20的外围设备中所使用的时钟或所使用的时钟信号，例如用于对未示出的微处理器进行时钟供应的时钟信号。

电路1还具有输出连接端3，该输出连接端构造用于输出采样信号as。

电路1还具有比特率存储器4，该比特率存储器构造用于：存储与uart接口20的所希望的比特率相对应的值。

电路1还具有外围时钟存储器5，该外围时钟存储器构造用于：存储与外围时钟pt的频率相对应的值。

电路1还具有总和存储器6，该总和存储器构造用于存储总和值。

电路1还具有计算单元7，该计算单元构造用于：基于存储在存储器4和5中的值，生成具有所希望的频率的采样信号as，其中该频率对应于所希望的比特率。

计算单元7具有加法器8，该加法器构造用于：对存储在总和存储器6中的总和值以及存储在比特率存储器4中的值求和，以便将该总和作为比较值vw在输出连接端处输出。

计算单元7还具有减法器9，该减法器构造用于：构成在外围时钟存储器5中所存储的值与由加法器8输出的总和之间的差并且将该差在自身的输出连接端处输出。

计算单元7还具有比较器10，该比较器构造用于：将存储在外围时钟存储器5中的值与比较值vw进行比较，并且根据比较的结果，在自身的输出连接端上生成具有第一电平或第二电平的采样信号as，其中该输出连接端与电路1的输出连接端3连接。

计算单元7还具有复用器11，该复用器在控制输入端处与比较器10的输出连接端连接，该复用器在其第一输入端处与减法器9的输出连接端连接，该复用器在其第二输入端处与加法器8的输出连接端连接，而且该复用器根据存在于该复用器的控制输入端处的信号的状态在该复用器的输出连接端上要么输出存在于该复用器的第一输入端处的信号要么输出存在于该复用器的第二输入端处的信号。

总和存储器6构造为边缘触发的寄存器，其中以外围时钟pt加载该寄存器的时钟输入端，而且该寄存器的输入连接端与复用器11的输出连接端连接。

在图1中示出的电路1的功能随后依据示例予以阐述。在这种情况下应假定：外围时钟具有100mhz的频率并且比特率被调整到4mhz。

针对这种情况，在外围时钟存储器5中存储值100而在比特率存储器4中存储值4*16=64。因此，采样在当前情况下16倍过采样地来进行。

开始时，总和存储器包含值0。比较值vw为64。因为为64的比较值vw小于存储在外围时钟存储器5中的为100的值，所以复用器11在其输出端上输出存在于加法器8的输出端处的为64的值。

在第一时钟脉冲的上升沿时，由复用器11输出的为64的值被采用到总和存储器6中。紧接着，总和存储器6在其输出端上输出所存储的为64的值，使得出现值128作为比较值vw。在减法器的输出端上出现值28。因为比较值vw现在大于存储在外围时钟存储器5中的为100的值，所以复用器11在其输出端上输出存在于减法器8的输出端处的为28的值。在电路1的输出连接端3处的电平变更其状态以及因此也使采样信号as的电平变更其状态。

在外围时钟pt的第二时钟脉冲的上升沿时，值28被采用到总和存储器6中。紧接着，总和存储器6在其输出端上输出所存储的为28的值，使得出现值92作为比较值vw。因为比较值vw现在又小于存储在外围时钟存储器5中的为100的值，所以复用器11在其输出端上输出存在于加法器8的输出端处的为92的值。在电路1的输出连接端3处的电平变更其状态并且因此也使采样信号as的电平改变其状态。

在外围时钟pt的第三时钟脉冲的上升沿时，值92被采用到总和存储器6中。紧接着，总和存储器6在其输出端上输出所存储的为92的值，使得出现值156作为比较值vw。在减法器的输出端上出现值56。因为比较值vw大于存储在外围时钟存储器5中的为100的值，所以复用器11在其输出端上输出存在于减法器9的输出端处的为56的值。在电路1的输出连接端3处的电平变更其状态。

在外围时钟pt的第四时钟脉冲的上升沿时，值56被采用到总和存储器6中，以此类推。

在总和存储器6中，以外围时钟pt的节拍得到如下数列：0、64、28、92、56、20、84、48、12、76、……。

相对应地，生成具有如下状态的采样信号as：0、1、0、1、1、0、1、1、0、1、……。

图2示出具有在图1中示出的电路1的uart接口20。

uart接口20具有常规的数据传输连接端21。uart接口20还具有常规的数据采样单元22，该数据采样单元具有采样控制连接端23，其中数据采样单元22构造用于：根据存在于采样控制连接端23处的采样信号as来对存在于数据传输连接端21处的信号进行采样。在图1中示出的电路1以其输出连接端3与数据采样单元22的采样控制连接端23连接。

按照本发明，所希望的比特率或外围时钟的频率以“明文”被写到存储器或寄存器4和5中。用作累加器的总和存储器6在外围时钟内对存储在存储器4中的值求和。每当累加器6中的值超过存储在存储器5中的值或者等于存储在存储器5中的值时，就从累加器内容中减去外围时钟的频率。溢出被用作进行过采样的比特率时钟。在电路1中，最大误差在8个数据位之后也仍为1/外围时钟，在100mhz的情况下例如为10ns。在直至为外围时钟/16的最大极限的任意的比特率的情况下，最大误差低于每比特6.25%，然而该误差在接连的比特的情况下未被合计。因此，能在没有换算的情况下并且在没有所要考虑的误差的情况下直接地实现任意的比特率。