1.一种基于忆阻器阵列的半加器，其特征在于，所述半加器包括：7*4忆阻器阵列；7*4忆阻器阵列，包括：金属线和忆阻器；所述金属线横竖交叉设置；两两交叉处设置有忆阻器；根据所述忆阻器的阻值的相对高低，判断金属线的通断；根据所述忆阻器的阻值状态构成加法器；所述7*4忆阻器阵列五条横金属线作为输入，两条金属线分别是输出和、输出进位；忆阻器1-1和忆阻器2-1、忆阻器3-2和忆阻器4-2、忆阻器4-3和忆阻器5-3、忆阻器6-1和忆阻器6-2、忆阻器7-3和忆阻器7-4，其中每组忆阻器一个为高阻状态，另一个为低阻状态；忆阻器4-4为低阻状态；其余忆阻器为高阻状态。
2.根据权利要求1所述的一种基于忆阻器阵列的半加器，其特征在于，所述半加器的结构与全加器的结构相同。
3.一种包含权利要求1所述一种基于忆阻器阵列的半加器的乘法器，其特征在于，还包括cmos半加器和cmos全加器；所述半加器、所述cmos半加器和cmos全加器构成wallace-tree数字乘法器；以乘数与被乘数每一位的积作为输入，所述半加器的输出和作为低位输出或作为下一级全加器的输入，输出进位作为高位全加器的输入；所述全加器的输出和作为输出或下一级全加器的输入，输出进位作为高位全加器的输入。
4.一种包含权利要求2所述一种基于忆阻器阵列的半加器的乘法器，其特征在于，还包括cmos全加器；所述半加器、所述全加器和cmos全加器构成wallace-tree数字乘法器；以乘数与被乘数每一位的积作为输入，所述半加器的输出和作为低位输出或作为下一级全加器的输入，输出进位作为高位全加器的输入；所述全加器的输出和作为输出或下一级全加器的输入，输出进位作为高位全加器的输入。
5.根据权利要求3或4所述的一种乘法器，其特征在于，以所述乘数与所述被乘数的每一位作为输入，经过与门电路，得到积的形式。