专利名称：数字信号处理器的制作方法
技术领域：
本发明涉及一种数字信号处理器，特别是涉及一种用来在一单一存贮器中存贮使用了多个不同取样频率的数字信息信号和用来处理在该存贮器中所存贮的数字信息信号的数字信号处理器。
近来所流行的数字信号处理器对诸如在计算机、图象信号处理器、音频信号处理等中所配置和所提供的指令信号、图象信号、音频信号和数据之类的数字信息信号执行规定信号处理。
在上述数字信号处理器中，根据在其中配置有上述数字信号处理器的系统的标准，响应于不同的取样频率而产生一取样时钟信号。该数字信号处理器包括一随一取样时钟信号同步递增的基地址计数器和一将由一指令所规定的一地址与在该基地址计数器中的一计数器值模数相加并在该可读地址在存贮该数字信息信号的数据存贮器。
在上述数字信号处理器中，上述数据存贮器以每个取样频率为准而分成多个单独地址区域，这样具有相互不同取样频率的信息信号可通过处理每个地址区域的信息信号而被处理。
在一数字信号处理器中，例如当它构成一数字滤波器时，一系数乘以前面被取样的数据，并且将所得到的数据加到一数据上。
在这种情况下，由于可能规定一最后取样的值作为-1的地址，所以通常使用一种将基地址计数器与所规定地址模数相加的方法。在这种情况中，如果将两个具有不同取样频率的数据分配在相同存贮器中而没有任何措施，那么由于在这两个数据之间该基地址计数器的进展不同所以每个数据都被破坏。
因此，本发明的第一个目的是提供一种数字信号处理器，在该数字信号处理器中当一地址被规定时数字信息信号不被破坏。
根据本发明的一个方面的一种数字信号处理器包括有一同第一取样时钟信号同步的从在第一地址区域中的一初始地址值递增的第一计数器，一同第二取样时钟信号同步的从与第二地址区域中的一初始地址值递增的第二计数器，一根据在上述第一计数器中的一计数器值在上述第一地址区域中产生一第一地址数和根据在上述第二计数器的一计数器值在上述第二地址区域中产生一第二地址数的地址产生装置，存贮与上述第一和第二取样时钟信号同步的在由上述地址产生装置所产生的第一和第二地址数中所提供的可读信息信号的一数据存贮器和对在上述数据存贮器中所存贮的信息信号执行运算操作的一运算操作装置。
上述地址产生装置包括有一用来根据响应于第一和第二计数器的计数值和指令所规定的地址来检测一地址区域的一区域检测装置，一用来根据上述区域检测装置的一检测结果掩蔽第一地址值的第一掩蔽装置，一用来偏移上述第一地址值的第一偏移装置，一用来根据上述区域检测装置检测的结果掩蔽第二地址值的第二掩蔽装置和一用来偏移上述第二地址值的第二偏移装置。
根据具有上述部分构成的本发明的数字信号处理器，可将数据存贮器分成第一地址区域和第二地址区域并且随后将所提供的与第一和第二不同取样时钟信号同步的信息信号写入第一及第二地址区域和从第一和第二地址区域读出。
此外，该地址产生装置根据该区域检测装置的一检测结果借助于掩蔽装置来掩蔽地址数并借助于偏移装置偏移地址数以避免在该数据存贮器中除每个地址区域之外的地址中写入信息地址。
图1是在其中安置有本发明-数字信号处理器的DAT的简要构成图。
图2示出了上述DAT的记录/再现模式和再现特殊模式的主要部分的标准。
图3A、3B、3C示出了上述DAT的主要数据的1字组格式的简要构成，其中3A是主数据区域的一构成图，3B，3C是在主数据区域的空区域中插入的子数据区域的构成图。
图4A，4B、4C示出了上述DAT的主数据的1字组格式的简要构成，其中4A是一总图，4B是该主ID的构成图，4C示出了每个主ID的功能。
图5A、5B示出了上述DAT的子数据的1字组格式的构成，其中5A是一总图，5B是该子ID的构成图。
图6是本发明的数字信号处理器的简要构成图。
图7是上述数字信号处理器的主要部分的构成图。
图8是上述数字信号处理器的数据存贮器的地址区域的简要图。
图9是当取样时钟信号FS1被提供给上述数字信号处理器的一地址产生装置时该地址产生装置的构成图。
图10是当取样时钟信号FS2被提供给上述数字信号处理器的一地址产生装置时该地址产生装置的构成图。
下面将详细描述本发明的最佳实施例。
根据本发明的数字信号处理器的结构例如图1所示。
图1所示的该数字信号处理器是本发明应用于一数字录音机(后面称之为DAT)的一个实施例。
上述DAT包括有一驱动装置，用来驱动如图1所示安置的一磁带40，使得磁带40的移动方向和速度可选择的被设置；一鼓型旋转头1用来每当它在扫描方向越过由该驱动装置所驱动的磁带40的主表面旋转一周时，记录和再现一磁道的信息信号；一记录/再现装置2，用来PCM解调由该旋转头1所再现的音频信号以输出声音或PCM解调所提供的音频信号；一数字信号处理器10，用来处理由该记录/再现装置2PCM解调的信息信号，将所处理的信号提供给该记录/再现装置2；一微计算机3，用来控制该记录/再现装置2和该数字信号处理器10；和一模式设置装置4，用来响应于该DAT的操作模式在该微计算机3中设置控制条件。
上述微计算机3根据由该模式设置装置4所设置的控制条件在该上述记录/再现装置2中设置一取样频率，并操作与该取样时钟信号fs同步的该记录/再现装置2和数字信号处理器10以使得该数字信号处理器10响应于指令信号去执行信号处理。
如图2所示，这种DAT标准具有四个记录/再现模式和二个再现专用模式。
上述记录/再现模式包括有48K模式，在其中取样频率为48KHz和量化(模拟量变为数字量)位数为16位；32K模式，在其中取样频率为32KHz和量化位数为16位；32K-LP模式，其中取样频率为32KHz，量化位数为12位和通道数为2；和32K-4CH模式，其中取样频率为32K，量化位数为12位和通道数为4。该48K模式作为标准被装配而其它模式可随意地利用。
另外，上述重现专用模式包括有标准44K模式，其中取样频率为44.1KHz，量化位数为16位和磁带的移动速率及磁道间距是标准的；和44K-WT模式，其中取样频率为44.1KHz，量化位数为16位和磁带的移动速率及磁道间距是标准的1.5倍。这两种模式作为标准被装配。
在该DAT中，两磁道的信息信号被包含在一单一帧之中并且每个磁道的数字信息信号被记录在磁带40的主数据区域中。在该单一帧中的每个磁道是被交叉存取的。由于该磁带40的一磁道位置和上述旋转头1之间的位置偏差，这个交叉分散误差信息导致信息信号的压缩遗漏。
上述主数据区域如图3A所示由128字组所组成，按开始的顺序包括有同步信号(SYNC)，主ID信号W1，主ID信号W2，主ID奇偶信号和主数据MD1、MD2。
上述主数据MD1和主数据MD2包括音频信号并且分别地被交叉分开。由于该磁带40与该旋转头1之间的浮动等，这个交叉分散误差信息导致信息信号的压缩遗漏。另外，通过双重(32，28)读出的Solmon符号奇偶符号C1、C2被提供用于误差的校正。
当根据如图2所示的每个记录/再现模式明细表的有关旋转头1的旋转速率、取样频率、量化位数等记录该主数据MD1和MD2时，当选择任何模式时在该主数据MD1和MD2中产生一空区域。在这个空区域中，如图3B、3C所示，记录有每个具有8字组的子数据SD1和SD2。另外，该主数据MD1和MD2的每一个被分成8个区域并且子数据SD1和SD2的各个字组相应于被分隔的主数据MD1、MD2的区域而相继地被配置。
上述主数据MD1、MD2的1-字组格式由若干码位(每个码位具有8比特)所构成，这些码位是按开始顺序起相继地安置的同步信号(SYNC)、主ID信号W1、主ID信号W2和主ID奇偶信号以及包含8×32码位的主数据。
如图4B所示，上述主ID信号W1包括有格式ID0-ID7，其中设置了与记录和再现相关的必要说明和与上述磁带的移动方向相关而在每个磁道中安置的帧地址。例如如图4C所示，在格式ID2中设置数字信息信号的取样频率。在格式ID3中设置有在一单一磁道范围内的一主数据中的通道数。在格式ID4中设置有诸如量化位数之类的量化规则。在格式ID5中设置有磁道间距。
在上述主ID信号W2中，如图4B所示设置从每个磁道开始的每8个字组的一字组地址。
如图5A所示，上述子数据区域的1-字组格式由若干码位所构成，这些码位是依次自开始的同步信号(SYNC)，子ID信号SW1、子ID信号SW2和子ID奇偶信号，以及包括8×32码位的子数据。
如图5B所示，上述子ID信号SW1、SW2包括在其中设置有用于快速查寻的必要数据的控制ID、数据ID、信息包ID和节目ID1至ID3。在控制ID中设置有作为一音乐开始位置内容功能的内容信息表(后面称为TOC信息)，每个位移的分配位置，它的容量等。在数据ID中，设置有子ID信号SW1和SW2的使用目的。在信息包ID中，设置有子ID信号SW1、SW2的构形和每个数据的配置。在节目ID1到ID3中，设置有用于版本的程序等。
如图6所未，装入上述DAT中的本发明的数字信号处理器10包括有用来输入和输出数字信息信号的接口7；用来将一指定字数与自该接口7所提供的数字信息信号相匹配的字数设置装置8；用来对数字信息信号和由字数设置装置所匹配的系数进行运算操作的运算操作装置9；和用来连接接口7、字数设置装置8以及运算操作装置9的总线30。
上述接口7包括有一被提供有数字信息信号的输入端口11，一输入寄存器12，用来将提供到输入端口11的数字信息信号与系统时钟信号SK同步的依次输送到上述总线30；一输出寄存器13，与取样时钟信号fs同步的从总线30提供数字信息信号给该寄存器13；和一输出端口14，用来输送从该输出寄存器13所提供的数字信息信号。
上述系数设置装置8包括有一指令地址产生器15，用来产生指令地址；一指令地址存贮器16，在其中读出用于每个指令地址的一指令信号TD；一数据地址产生器17，用来响应于该指令信号TD产生用于数据的地址；一存贮器管理单元18，用来管理在该数据地址产生器17中所产生的数据的地址；一数据存贮器19，在其中对于每个自该存贮器管理单元18所提供的地址可读地写入数字信息信号；一数据选择器20，选择自数据存贮器19或总线30所提供的数字信息信号并传递所选择的数字信息信号；一系数地址产生器21，用来响应于该指令信号TD而产生用于系数的地址；一系数存贮器22，对于每个系数的地址可读地写入一系数；和一系数选择器23，选择并传送自该系数存贮器22或上述总线30所提供的一系数。
在上述指令地址产生器15中，通过由一取样时钟上开始所产生的一地址清除信号使一前面地址复原并且通过与系统时钟信号的每次同步而使计数值增1以确定一指令地址。
在该指令存贮器16中，由上述指令地址产生器15所提供的存贮在指令地址中的指令被读出并被传送到数据地址产生器17和系数地址产生器21。
如图7所示，上述数据地址产生器17包括-BCI计数器31，例如响应于取样频率FSl的一升高而增加；-BC2计数器32，例如响应于取样频率FS2的升高而增加；一开关33，选择和传送BCl计数器31的输出信号或BC2计数器32的输出信号；和一加法器34，执行开关33的输出信号对自指令存贮器16输出的指令信号ID的数据地址部分DA的模数加法并将它传送到存贮器管理单元18。
上述开关33可根据该指令存贮器16的一代码响应于被提供到上述接口7的数字信息信号的取样频率而被转换。
在上述系数地址产生器21中，根据从上述指令存贮器16读出的指令而读出一系数地址。
如图7所示，该存贮器管理单元18包括有一区域检测装置35，根据从上述数据地址产生器17的加法器34所提供的一输出信号检测地址区域；一区域信号产生装置36，响应于区域检测装置35的检测结果产生偏移信号和掩蔽特征位信号；一加法器37，将该偏移信号对加法器34的输出信号执行模数相加；和一掩蔽装置，当从该区域信号产生装置36提供一掩蔽特征位信号时掩蔽该加法器37的输出信号并且随后将其提供给数据存贮器。
该上述数据地址产生器17和存贮器管理单元18用作一地址产生装置。后面将描述该地址产生装置的操作。
如图8所示，数据存贮器19的地址区域被分成第一和第二地址区域AREA1，AREA2。该第一和第二地址区域AREA1，AREA2假定分别为(OXOOOO)至(OX3FFF)和(OX4000)至(OXFFFF)。在第一地址区域AREA1中，存贮有与如图9所示取样时钟信号FS1同步的被提供的数字信息信号，而在第二地址区域AREA2中，存贮有与如图10所示取样时钟信号FS2同步的被提供的数字信息信号。
当一指令代码访问该第一地址区域AREA1时，由该指令所提供的数据地址DA(OXOOO至OX3FFF)是如图9所写的逻辑地址而将其与由取样时钟FS1递增而得的基本计数(OXOOOO-OX3FFF)进行模数相加所得到的实际地址被送到区域检测装置35。当该实际地址表明是除第一地址区域AREA1之外的一地址时，该区域检测装置35建立MASKFLG去掩蔽上面比特位。只有当该实际地址是由OXOOO开始的第一地址区域AREA1时，地址区域才可被仅被掩蔽的上部地址所分隔。
当一指令代码访问第二地址区域AREA2时，由该指令所提供的数据地址DA(OX4000至OXFFFF)是如图10所写的逻辑地址而将其与由取样时钟FS2递增而得的基本计数(OX4000-OX3FFF)进行模数相加所得到的实际地址被送到该区域检测装置35。当实际地址表明一除第二地址区域AREA2之外的地址时，该区域检测装置35建立OFFSET ENABLE(偏移启动)以附加偏移值(在这种情况中是OX4000)。
另外，在两部分的情况下，假定由第二地址区域AREA2的一指令所确定的逻辑地址为OXOOOO)OXBFFF和该基本计数是OXOOOO至OXBFFF，那么可由反转位(bit-inversing)实际地址进行相同的操作。
此外，上述掩蔽处理和偏移处理允许多于三部分的结构的情况。
在上述系数存贮器22中，通过上述总线30提供的主数据MD1、MD2的系数被可读地写入与在上述系数地址产生器21中产生数据相关的地址中。
在上述数据存贮器19中，通过上述总线30主数据MD1、MD2被可读地写入与在上述数据地址产生器17中产生数据相关的地址中。
上述系数选择器23响应于从该指令存贮器所提供的一命令信号选择和传送通过上述总线30所提供的主数据MD1，MD2的系数或自该系数存贮器22读出的系数。
上述数据选择器20响应于自指令存贮器16所提供的命令信号，选择和传送通过上述总线30所提供的主数据MD1、MD2或从上述数据存贮器19读出的主数据MD1、MD2。
上述运算操作装置9包括有一乘法器24，用来将从上述系数设置装置8的系数选择器23所提供的系数乘以自数据选择器20所提供的主数据MD1、MD2；一移位器25，对该乘法器24的输出信号移位或保持它不移位；一加法器26，在其中自移位器25提供的输出信号加到一输入端并且将该输出信号加上被提供到另外输入端的一信号上；一累加器27，用来存贮该加法器26的输出信号；一选择器28，选择在该累加器27中所存贮的一信号或O并将它提供到该输入端的其它输入端；和一箝位器29，使该累加器27的输出信号的数目恰好为上述总线的一字长并将它提供给总线30。
在上述运算操作装置9中，构成每个取样频率的8位主数据MD1、MD2的音频信号的脉冲信号例如是从选择器20提供的，并且随后每个脉冲信号的系数是从选择器23提供的。该乘法器24将脉冲信号乘以连续地来自第一脉冲信号到延长到N的脉冲信号的系数6，加法器26将连续地增长N＋1的结果相加。累加器27将连续地相加的结果进行累加以输出由下式(1)所表示的实际频率特性的脉冲响应H(z)。H(Z)=Σi=0nbiz-1---(1)]]>如上所述，该运算操作装置9用作一有限脉冲响应(后面称之为FIR)非周期型数字滤波器，由于通过运算操作而使音频信号的音声场不同以致使得在音频信号的Rch和Lch之间产生一所规定的时间差而使它能够改善处于实况节目下的感受。
具有上述构成的数字信号处理器10将该数据存贮器分隔成第一地址区域和第二地址区域并借助于该地址产生装置执行掩蔽处理和移位处理。其结果，在该第一和第二地址区域中，与第一和第二取样时钟信号同步的被提供的信息信号被可读地写入以避免将信息信号写入在该数据存贮器中超过每个地址区域之外的地址。因此，利用这种简单的构成，避免了信息信号重写到各个不同的地址区域中以防止数据的损害。
虽然在本实施例中描述了BC1、BC2计数器31、32对该取样时钟信号FS1、FS2的脉冲数计数的情况，但根据本发明的数字信号处理器并不限于这种构型。例如，本发明可以应用于由BC1、BC2计数器31、32计数的脉冲的频率可以可变地被设置或者二种或多种类型频率的取样时钟信号可用二个或多个计数器计数的情况。
虽然在上述实施例中描述了该数据存贮器19被分成第一和第二地址区域的情况，但根据本发明的数字信号处理器并不限于这种构成，本发明可应用于该数据存贮器19被分成三个或多个地址区域的情况。
如上所详细说明的那样，根据本发明的该数字信号处理器，该数据存贮器被分成第一地址区域和第二地址区域并且随后与第一和第二取样时钟信号同步的提供的信息信号在该第一和第二地址区域中被可读地写入。因此，可以提供一种利用这样简单的构成能避免信息信号的重写和防止该信息信号数据的损害的数字信号处理器。
此外，该地址产生装置根据该区域检测装置检测的结果借助于一掩蔽装置掩蔽地址数和借助于该移位装置移位，以避免信息信号写入在该数据存贮器中每个地址区域范围之外的地址。因此，可以提供一种利用这种简单的构成能够避免信息信号的重写和防止信息信号的损害的数字信号处理器。
权利要求
1.一种数字信号处理器包括有一第一计数器，与第一取样时钟信号同步而使来自在第一地址区域中的一初始地址递增；一第二计数器，与第二取样时钟信号同步而使来自在第二地址区域中的一初始地址递增；一地址产生装置，根据在所述第一计数器中的一计数值在所述第一地址区域中产生一第一地址数和根据在所述第二计数器中的一计数值在所述第二地址区域中产生一第二地址数；一数据存贮器，存贮在由所述地址产生装置所产生的第一和第二地址数中与所述第一和第二取样时钟信号同步的提供的信息信号；和运算操作装置，读出和执行在所述数据存贮器中所存贮的信息信号的运算操作。
2.如权利要求1所述的数字信号处理器，其中所述数据存贮器包括至少第一地址区域和第二地址区域并且响应于所述第一取样时钟信号和所述第二取样时钟信号将数据分别地存贮在其中。
3.如权利要求1所述的数字信号处理器，其中所述地址产生装置包括一用来根据由第一和第二计数器值所规定的地址的相加输出检测地址区域的区域检测装置和一用来根据所述区域检测装置的一检测结果掩蔽第一地址值的第一掩蔽装置。
4.如权利要求3所述的数字信号处理器，其中所述地址产生装置包括有一用来根据由第一和第二计数值所规定的地址的相加输出来检测地地址区域的区域检测装置和一用来根据所述区域检测装置的一检测结果来掩蔽第二地址值的第二掩蔽装置。
5.如权利要求4所述的数字信号处理装置，其中所述地址产生装置包括一根据由第一和第二计数值所规定的地址的相加输出来检测地址区域的区域检测装置和一用来根据所述区域检测装置的一检测结果移位第二地址值的移位装置。
6.如权利要求1所述的数字信号处理器，其中所述运算处理装置包括一用来将自所述数据存贮器读出的信息信号与一自系数设置装置提供的系数相乘的乘法器。
7.如权利要求6所述的数字信号处理器，其中所述运算操作装置包括一用来将自所述数据存贮器读出的信息信号乘以一由系数设置装置所提供的一系数的乘法器的输出结果限制为一所规定的字长度的箝位器。
全文摘要
本发明提供一种数字信号处理器。它包括第一和第二计数器，从在与第一和第二取样时钟信号同步的第一和第二地址区域中每个初始地址递增；地址产生装置，根据在上述第一计数器中的计数器值在上述第一地址区域中产生第一地址数和根据在上述第二计数器值在上述第二地址区域中产生第二地址数；数据存贮器，存贮在由上述地址产生装置可读地产生的第一和第二地址数中与上述第一和第二取样时钟信号同步的信息信号；和运算操作装置。
文档编号G06F17/10GK1144990SQ96108069
公开日1997年3月12日 申请日期1996年4月27日 优先权日1995年4月28日
发明者小林信司 申请人:索尼公司