体管PD2可以是NFET。
[0112]在第一逆变器INVl和第二逆变器INV2中，第一逆变器INVl的输入节点可以与第二逆变器INV2的输出节点连接，第二逆变器INV2的输入节点可以与第一逆变器INVl的输出节点连接，以构成一个锁存电路。
[0113]驱动晶体管DT和通过晶体管PT可以用于读取存储在由第一逆变器INVl和第二逆变器INV2构成的锁存电路中的数据。驱动晶体管DT的栅极可以连接到第一逆变器INVl的输出节点，通过晶体管PT的栅极可以连接到读取字线RWL。驱动晶体管DT的输出可以连接到如所示的接地节点VSS，通过晶体管PT的输出可以连接到如所示的读取位线RBL。
[0114]通过这样的电路构造，在根据本发明构思的原理的示例性半导体装置中，能够通过两个端口(例如，双端口)访问存储在SRAM元件中的数据。首先，能够通过选择写字线WWL、位线BL和互补位线BLb来对由第一逆变器INVl和第二逆变器INV2构成的锁存电路进行写入数据或读取存储在锁存电路中的数据。即，这种路径可以被用作第一端口。还能够通过选择读取字线RWL和读取位线RBL来读取存储在由第一逆变器INVl和第二逆变器INV2构成的锁存电路中的数据。即，这种路径可以被用作第二端口。
[0115]由于在SRAM元件中基于第二端口的读取数据的操作可以与第一端口的操作独立地执行，所以存储在锁存电路中的数据不受影响。换言之，读取存储在锁存电路中的数据的操作可以与在锁存电路中写入数据的操作独立地执行。
[0116]参照图1、图17A和图17B，将描述根据按照本发明构思的原理的示例性实施例的布局设计系统I的另一操作。在这里将不再重复可能与前面的描述重复的详细描述，在下面的描述中将主要针对它们之间的区别。
[0117]图17A是示出根据按照本发明构思的原理的示例性实施例的布局设计方法的流程图。图17B是通过根据按照本发明构思的原理的示例性实施例的布局设计方法来布置第一单元设计的示例性图。
[0118]参照图1和图17A，设计第一单元(S200)。在该示例性实施例中，当设计第一单元时，第一单元被设计为使得端子被布置在第一单元的边界上。即，在示例性实施例中，图3的端子区域12b和12c被布置在第一单元设计12的边界上。
[0119]参照图3至图5，在根据该示例性实施例的设计方法中，在形成第一单元设计12时，可以布置操作第一单元12a所需的组件(例如，有源鳍AF和有源栅极AGE)，可以将包括沿第一方向X延伸的虚设有源鳍DAF的第一端子区域12b布置在操作第一单元12a所需的组件(例如，有源鳍AF和有源栅极AGE)的上部和下部中，并且可以将包括沿第二方向Y延伸的虚设栅极DGE的第二端子区域12c布置在操作第一单元12a所需的组件(例如，有源鳍AF和有源栅极AGE)的左侧和右侧。
[0120]S卩，在根据该示例性实施例的布局方法中，可以在形成第一单元设计12时考虑包括虚设有源鳍DAF的第一端子区域12b和包括虚设栅极DGE的第二端子区域12c。结果，存储在图1中示出的布局设计系统I的存储单元10中的第一单元设计12可以包括第一端子区域12b和第二端子区域12c。
[0121]然后，参照图1和图17A，将第一单元布置在第二单元中(S210)。在根据本发明构思的原理的示例性布局设计方法中，可以布置第一单元设计12，而无需考虑第一单元设计12中包括的图3的第一端子区域12b和图3的第二端子区域12c。也就是说，假设图3的第一单元设计12仅包括操作第一单元12a所需的组件(例如，有源鳍AF和有源栅极AGE)，可以布置第一单元设计12。
[0122]结果，在根据本发明构思的原理的一些示例性实施例中，当布置第一单元设计12时，第一单元设计12可以被布置为使得第一端子区域12b和第二端子区域12c中的至少一个与操作第一单元12a所需的组件(例如，有源鳍AF和有源栅极AGE)叠置，如图17B中所示。例如，图17B示出了第二端子区域12c被布置成与操作第一单元12a所需的组件(例如，有源鳍AF和有源栅极AGE)叠置，然而，本发明构思不限于此。
[0123]然后，参照图17A，设置边线(S220)。在根据本发明构思的原理的示例性实施例中，利用不与操作第一单元12a所需的组件叠置的端子区域在第二单元设计62中设置边线(即，环形区域)。即，第一端子区域12b/第二端子区域12c的不与操作第一单元12a所需的组件(例如，有源鳍AF或有源栅极AGE)叠置的部分可以被用于在第二单元设计62中限定环形(或边线)区域。
[0124]然后，参照图17A，在边线上产生端子(S230)。已经在上面给出了对根据本发明构思的原理的在边线区域上产生端子的详细描述，为了描述的清楚和简要，在这里将不再重复。
[0125]当利用这种方法设计第二单元时，如上所述，根据本发明构思的原理，可以减小第二单元设计62的尺寸。结果，根据本发明构思的原理的利用第二单元设计62制造的半导体装置也可以被小型化。
[0126]如上所述的根据本发明构思的原理的布局设计方法可以通过在计算机可读记录介质中的计算机可读代码来实施。计算机可读记录介质包括存储有可被计算机系统读取的数据的全部类型的记录装置。计算机可读记录介质的示例包括ROM、RAM、⑶-ROM、磁带、软盘、光学数据存储装置，计算机可读记录介质也可以以载波(例如，通过因特网传输)的形式实现。计算机可读记录介质分布在通过网络连接的计算机系统中，并且计算机可读代码存储在其中并且以分布的方式执行。
[0127]然后，参照图18A至图19，将描述根据本发明构思的原理的包括半导体装置的SoC系统。
[0128]图18A是根据本发明构思的原理的包括半导体装置的SoC系统的框图。图18B是示出图18A的中央处理单元的示意性配置的框图。图19是示出图18A的半导体装置被封装的状态的图。
[0129]首先，参照图18A，SoC系统1000包括应用处理器1001和DRAM 1060。
[0130]应用处理器1001可以包括中央处理单元1010、多媒体系统1020、总线1030、存储系统1040和外围电路1050。
[0131]中央处理单元1010可以执行驱动SoC系统1000所需的计算。在根据本发明构思的原理的示例性实施例中，中央处理单元1010可以由包括多个核的多核环境配置而成。
[0132]如图18B中所示，在根据本发明构思的原理的示例性实施例中，中央处理单元1010可以被配置成包括第一簇1012和第二簇1016。
[0133]第一簇1012可以被布置在中央处理单元1010中，第一簇1012可以包括η个(这里，η是自然数)第一核1014。在图18Β中，为了易于描述，作为示例，第一簇1012包括四个(即，η = 4)第一核(1014a至1014d)，但是本发明构思不限于此。
[0134]第二簇1016可以被布置在中央处理单元1010中，第二簇1016可以包括η个第二核1018。如所示的，第二簇1016可以与第一簇1012分开地布置。为了易于描述，作为示例，第二簇1016包括四个(S卩，η = 4)第二核(1018a至1018d)，但是本发明构思不限于此。
[0135]图18B示出了包括在第一簇1012中的第一核1014的数量与包括在第二簇1016中的第二核1018的数量相同，但本发明构思不限于此。在根据本发明构思的原理的示例性实施例中，与所示的不同，包括在第一簇1012中的第一核1014的数量与包括在第二簇1016中的第二核1018的数量可以彼此不同。
[0136]图18B示出了在中央处理单元1010中仅布置了第一簇1012和第二簇1016，但是本发明构思同样不限于此。例如，与第一簇1012和第二簇1016分开并且包括第三核(未示出)的第三簇(未示出)可以额外地布置在中央处理单元1010中。
[0137]在示例性实施例中，包括在第一簇1012中的第一核1014的每单位时间计算量和包括在第二簇1016中的第二核1018的每单位时间计算量可以彼此不同。
[0138]在根据本发明构思的原理的示例性实施例中，第一簇1012可以是例如小簇，第二簇1016可以是例如大簇。在这种情况下，包括在第一簇1012中的第一核1014的每单位时间计算量可以小于包括在第二簇1016中的第二核1018的每单位时间计算量。
[0139]因此，包括在第一簇1012中的全部第一核1014被使能以执行计算时的每单位时间计算量可以小于包括在第二簇1016中的全部第二核1014被使能以执行计算时的每单位时间计算量。
[0140]在示例性实施例中，包括在第一簇1012中的第1-1核1014a至第1_4核1014d中的核的每单位时间计算量可以彼此相同，包括在第二簇1016中的第2-1核1018a至第2_4核1lSd中的核的每单位时间计算量也可以彼此相同。即，例如，假设第1-1核1014a至第1-4核1014d中的每个核的每单位时间计算量为10，那么第2-1核1018a至第2_4核1018d中的每个核的每单位时间计算量可以是40。
[0141]例如，功率管理单元1019可以使第一簇1012和第二簇1016使能或非使能。具体地，当需要第一簇1012计算时，功率管理单元1019可以使第一簇1012使能并且使第二簇1016非使能。相反，当需要第二簇1016计算时，功率管理单元1019可以使第二簇1016使能并且使第一簇1012非使能。功率管理单元1019可以使第一簇1012使能并且使第二簇1016非使能，然而当将被执行的计算量可以通过包括在第一簇1012中的第1-1核1014a完全处理时，使第1-1核1014a使能并且使即使在第一簇1012内的第1_2核1014b至第1_4核1014d非使能。换言之，根据实施例的功率管理单元1019可以确定是否同时使第一簇1012和第二簇1016使能，并且确定是否使包括在第一簇1012中的第1_1核1014a至第1_4核1014d中的每个使能并确定是否使包括在第二簇1016中的第2-1核1018a至第2_4核1018d中的每个使能。
[0142]在根据本发明构思的原理的示例性实施例中，功率管理单元1019使第一簇1012和第二簇1016和/或包括在其中的多个核1014a至1014d和1018a至1018d使能可以是指功率管理单元1019向第一簇1012和第二簇1016和/或包括在其中的多个核1014a至1014d和1018a至1018d供电以操作簇和核。功率管理单元1019使第一簇1012和第二簇1016和/或包括在其中的多个核1014a至1014d和1018a至1018d非使能可以是指功率管理单元中止向第一簇1012和第二簇1