半导体器件设计方法和导电凸块图案增强方法
【技术领域】
[0001] 本发明一般地涉及半导体技术领域，更具体地，涉及半导体器件的设计方法。
【背景技术】
[0002] 半导体器件用于各种电子应用中，诸如个人计算机、手机、数码相机和其他电子设 备。通常通过在半导体衬底上方依次沉积绝缘或介电层、导电层以及半导体材料层且使用 光刻来图案化各个材料层以在其上形成电路部件和元件而制造半导体器件。
[0003] 通常在单个半导体晶圆上制造数十或数百个集成电路。通过沿着划线切割集成电 路来单一化各个管芯。例如，随后以多芯片模块或其他类型的封装方式来单独封装各个管 -H- 〇
[0004] 半导体工业通过不断减小最小部件尺寸而不断提高各种电子部件(例如，晶体管、 二极管、电阻器、电容器等）的集成度，这允许更多部件被集成到指定区域内。在一些应用 中，这些更小的电子部件还需要比之前的封装利用更小面积的更小封装。
[0005] 晶圆级封装（WLP)和衬底上晶圆上芯片（CoWoS)封装方式是正在发展中的更小封 装类型的一些实例。
【发明内容】
[0006] 为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种设计半导 体器件的方法，所述方法包括：设计导电凸块图案设计；对所述导电凸块图案设计执行导 电凸块图案增强算法以创建增强的导电凸块图案设计；基于所述增强的导电凸块图案设计 来设计布线图案；以及对所述布线图案执行设计规则检查（DRC)程序。
[0007] 在该方法中，对所述导电凸块图案设计实时执行所述导电凸块图案增强算法。
[0008] 该方法还包括：在设计所述布线图案之前，对所述增强的导电凸块图案设计执行 测试。
[0009] 在该方法中，如果通过所述测试，则设计所述布线图案。
[0010] 在该方法中，对所述导电凸块图案设计实时执行所述导电凸块图案增强算法，并 且如果所述测试失败，则所述方法包括重复设计所述导电凸块图案设计。
[0011] 该方法还包括：创建所述布线图案的工厂存储记录。
[0012] 该方法还包括：对所述布线图案执行测试。
[0013] 在该方法中，如果通过所述测试，则创建所述布线图案的工厂存储记录。
[0014] 在该方法中，如果所述测试失败，则所述方法包括重复设计所述导电凸块图案设 计、执行所述导电凸块图案增强算法和/或设计所述布线图案。
[0015] 在该方法中，所述导电凸块图案增强算法包括：输入所述导电凸块图案设计的多 个坐标；计算所述导电凸块图案设计的有效导电凸块图案密度；模拟所述导电凸块图案设 计的导电凸块高度；以及识别热点以创建所述导电凸块图案设计的图案增强引导。
[0016] 根据本发明的另一方面，提供了一种增强半导体器件的导电凸块图案的方法，包 括：输入所述导电凸块图案设计的多个坐标；计算所述导电凸块图案设计的有效导电凸块 图案密度；模拟所述导电凸块图案设计的导电凸块高度；以及识别热点以创建所述导电凸 块图案设计的图案增强引导。
[0017] 在该方法中，所述导电凸块图案包括用于多个导电凸块的图案，其中，输入所述导 电凸块图案的多个坐标包括：以（ Xi，yi)格式输入所述导电凸块图案中的多个导电凸块的 每一个的多个坐标，并且i是所述多个所述导电凸块的每一个导电凸块的编号。
[0018] 在该方法中，计算所述有效导电凸块图案密度包括：选择导电凸块区域；
[0019] 计算所选择的导电凸块区域的密度；计算所选择的导电凸块区域的周围区域的密 度；以及根据所选择的导电凸块区域的密度和所述周围区域的密度计算所述半导体器件的 所述多个导电凸块的有效密度（D)。
[0020] 在该方法中，计算所选择的导电凸块区域的密度包括计算A%，其中，计算所述周围 区域的密度包括计算B%，并且计算所述多个导电凸块的有效密度（D)包括使用方程式1 :
[0021] 方程式 I D= (w*A%+ (l_w) *B%);
[0022] 其中，w包括加权值。
[0023] 在该方法中，w约为0.3至约0.5。
[0024] 在该方法中，模拟所述导电凸块高度包括：将所述导电凸块高度模拟为所述多个 导电凸块的密度的函数。
[0025] 在该方法中，模拟所述导电凸块高度包括：通过向回归模型输入所计算的有效密 度来使用所述回归模型，并且所述回归模型输出估算的导电凸块高度。
[0026] 在该方法中，所述估算的导电凸块高度用于识别所述热点。
[0027] 根据本发明的又一方面，提供了一种设计半导体器件的方法，所述方法包括：设计 导电凸块图案设计；实时对所述导电凸块图案设计执行导电凸块图案增强算法以产生增强 的导电凸块图案设计，其中，所述导电凸块图案增强算法包括：输入所述导电凸块图案设计 的多个坐标，计算所述导电凸块图案设计的有效导电凸块图案密度，模拟所述导电凸块图 案设计的导电凸块高度，以及识别热点以创建所述导电凸块图案设计的图案增强引导；基 于所述增强的导电凸块图案设计来设计布线图案；以及对所述布线图案执行设计规则检查 (DRC)程序。
[0028] 在该方法中，设计所述半导体器件的方法包括：可在晶圆级封装(WLP)或衬底上 晶圆上芯片（CoWoS)封装中封装的半导体器件的设计方法。
【附图说明】
[0029] 为了更好地理解本发明及其优势，现在参考结合附图作出的下列描述，其中：
[0030] 图1是示出根据本发明的一些实施例的设计半导体器件的方法的流程图；
[0031] 图2是示出根据一些实施例的增强半导体器件的导电凸块图案的方法的流程图；
[0032] 图3a和图3b不出了根据一些实施例的可以用于确定导电凸块图案的有效密度百 分比的图案；
[0033] 图4和图5示出了根据一些实施例的可以用于确定模拟的导电凸块高度的回归模 型；
[0034] 图6和图7示出了根据一些实施例的用于确定估算的导电凸块高度的模拟结果；
[0035] 图8和图9示出了根据一些实施例的使用估算的导电凸块高度确定导电凸块图案 的热点（hot spot)的方法；
[0036] 图10是根据一些实施例的包括根据一些实施例确定的导电凸块图案的WLP技术 的立体图；
[0037] 图11是根据一些实施例的图10所示的WLP的截面图；以及
[0038] 图12示出了根据一些实施例的包括确定的导电凸块图案的CoWoS封装的截面图。
[0039] 除非另外表明，否则不同视图中相应的标号和符号通常代表相应的部件。绘制视 图以清楚地示出实施例的相关方面，并且不必按比例绘制视图。
【具体实施方式】
[0040] 下面详细论述了本发明一些实施例的制造和使用。然而，应该理解，本发明提供了 在各种具体环境中可以实现的许多可应用的发明概念。具体实施例仅仅是说明制造和使用 本发明的示例性具体方式，并不用于限制本发明的范围。
[0041] 本发明的一些实施例涉及设计半导体器件的方法。本文中将描述新型半导体器件 设计方法和导电凸块图案增强方法。所述方法包括将以晶圆级封装(WLP)的封装方式、衬 底上晶圆上芯片（CoWoS)封装方式以及其他封装类型来封装的半导体器件的设计方法。