块密度是A%，以及包括尺寸（d3Xd3 -d4Xd4)的周围区域134的凸块密度是B%。因此，利用方程式1，包括尺寸d3Xd3的单元区 域131的有效凸块密度百分比D等于约w*A%+ (1-w) *B%。
[0055] 根据一些实施例，导电凸块面积和计数确定A%或B%。例如，如果每个导电凸块的 尺寸包括具有约〇. Imm2尺寸的面积，并且在约IX Imm2的包含尺寸d4的所选导电凸块区域 132中总共具有3个导电凸块，则选择的导电凸块区域132的导电凸块密度A%包括约0. 3%。
[0056] 接下来将描述图2的步骤126。步骤126包括模拟导电凸块图案设计的导电凸块 高度。由BH表示的导电凸块高度被模拟为导电凸块的密度[BH=f (density)]的函数。模 拟导电凸块高度包括通过向回归模型内输入计算的有效密度来使用回归模型，其中回归模 型输出估算的导电凸块高度。
[0057] 图4和图5示出了根据一些实施例的用于确定模拟的导电凸块高度的回归模型。 在图4中示出为回归模型的建立而设计的具有从低密度到高密度的凸块图案设计的实例。 图4示出覆盖多个不同凸块密度的设计。在选择的矩形区域136内总共存在8块凸块，从 而能够分析和/或研究凸块高度和凸块密度(从低密度到高密度)之间的相关性。块中的每 个白点代表凸块：块的凸块密度越高，块中存在的白点越多。例如，为了提高模型精确度，每 块被分离为更小的块(例如，如图3a和图3b所示）以获得局部凸块密度和平均凸块高度。 然后寻找更小块的有效图案密度与平均凸块高度之间的相关性。
[0058] 例如，如果块尺寸是3X3mm2,3X3mm2的块被分离为9个更小的块，则每个块具有 I X Imm2的尺寸。由于每个块的周围密度B%不同，所以每个I X Imm2的块具有利用方程式1 可确定的不同的有效凸块密度D。如图5所示，利用回归方法和每个IXlmm2的块的有效凸 块密度的相关性，可以计算每个块的平均凸块高度。
[0059] 利用根据本发明的实施例的回归方法可以建立有效图案密度和平均BH的相关性 模型。如图5所示，在一些实施例中被称为回归系数或测定系数的指数R 2示出较强的相关 性；于是相关性模型可以用于根据具有不同有效图案密度的任何一种图案估算平均凸块高 度。例如本文中还将描述的如图6所示的图案，其具有与图4所示的图案不同的图案设计： 可以通过向相关性模型内输入有效图案密度来计算平均凸块高度。
[0060] 再次参考图5,在一些实施例中通过指数R2可以确定回归模型的精确度。回归系 数R2越高，凸块高度和凸块有效密度D之间的相关性越高，而利用合适的加权值w可调节有 效密度。因此，可以使用本发明的各个实施例估算一种图案密度的凸块高度。例如，图4所 示的凸块图案的回归模型在图5中示出，其是对应于X轴中的有效密度值（％)范围的Y轴 中的导电凸块高度的图表。在所示实施例中，基于图5的图表所示的实例数据点，回归系数 R2为约0.89。根据本发明的各个实施例，可以使用几种方法计算回归系数R2。例如，在一 些实施例中，指数R 2是结果和它们的预测值之间的样本校正系数的平方。又例如，在其他 实施例中，可以使用Microsoft?的Excel?电子数据表以得到指数R 2的值。可选地，R2可 以包括其他值，可以利用其他方程式来确定，和/或可以利用其他方法来确定。
[0061] 图6和图7示出了根据一些实施例的用于确定估算的导电凸块高度的模拟结果。 在图6中示出了为了验证图4的回归模型而设计的同样具有从低密度到高密度的另一凸块 图案设计。图6的设计理念与图4的设计理念相同，其中包括在选择的矩形区域136中的8 个块具有从低到高的多种凸块密度。例如，图4示出了用于计算凸块高度和凸块密度的相 关性的凸块图案设计，而图6示出了用于验证图4的相关性模型的不同的凸块图案设计。
[0062] 在图7中示出了图6所示凸块图案的回归模型，图7是对应于X轴中的测量的导 电凸块高度值范围的Y轴中的估算的导电凸块高度的图表。回归模型输出图7所示的估算 的导电凸块高度值。图7表示使用回归模型估算的图6中图案的凸块高度和测量的图6中 图案的凸块高度的分布图表，以示出估算值是否接近测量值。例如，均方根误差（RMSE)示出 了测量值与估算值之间的差值，并且用作检查估算精度的指数。在所示实施例中，基于图7 的图表所示的示例性数据点且使用方程式(诸如可用于计算测量结果和预测结果之间的差 值的方程式2的方程式)，RMSE约为0. 49。
[0063]
【主权项】
1. 一种设计半导体器件的方法，所述方法包括： 设计导电凸块图案设计； 对所述导电凸块图案设计执行导电凸块图案增强算法以创建增强的导电凸块图案设 计； 基于所述增强的导电凸块图案设计来设计布线图案；以及 对所述布线图案执行设计规则检查（DRC)程序。
2. 根据权利要求1所述的方法，其中，对所述导电凸块图案设计实时执行所述导电凸 块图案增强算法。
3. 根据权利要求1所述的方法，还包括：在设计所述布线图案之前，对所述增强的导电 凸块图案设计执行测试。
4. 根据权利要求3所述的方法，其中，如果通过所述测试，则设计所述布线图案。
5. 根据权利要求3所述的方法，其中，对所述导电凸块图案设计实时执行所述导电凸 块图案增强算法，并且如果所述测试失败，则所述方法包括重复设计所述导电凸块图案设 计。
6. 根据权利要求1所述的方法，还包括：创建所述布线图案的工厂存储记录。
7. 根据权利要求6所述的方法，还包括：对所述布线图案执行测试。
8. 根据权利要求7所述的方法，其中，如果通过所述测试，则创建所述布线图案的工厂 存储记录。
9. 一种增强半导体器件的导电凸块图案的方法，包括： 输入所述导电凸块图案设计的多个坐标； 计算所述导电凸块图案设计的有效导电凸块图案密度； 模拟所述导电凸块图案设计的导电凸块高度；以及 识别热点以创建所述导电凸块图案设计的图案增强引导。
10. -种设计半导体器件的方法，所述方法包括： 设计导电凸块图案设计； 实时对所述导电凸块图案设计执行导电凸块图案增强算法以产生增强的导电凸块图 案设计，其中，所述导电凸块图案增强算法包括：输入所述导电凸块图案设计的多个坐标， 计算所述导电凸块图案设计的有效导电凸块图案密度，模拟所述导电凸块图案设计的导电 凸块高度，以及识别热点以创建所述导电凸块图案设计的图案增强引导； 基于所述增强的导电凸块图案设计来设计布线图案；以及 对所述布线图案执行设计规则检查（DRC)程序。
【专利摘要】本发明公开了半导体器件设计方法和导电凸块图案增强方法。在一些实施例中，设计半导体器件的方法包括：设计导电凸块图案设计；以及对导电凸块图案设计执行导电凸块图案增强算法以产生增强的导电凸块图案设计。基于增强的导电凸块图案设计来设计布线图案。对布线图案执行设计规则检查（DRC）程序。
【IPC分类】G06F17-50
【公开号】CN104657532
【申请号】CN201410032860
【发明人】王姿予, 吴伟诚, 许国经, 侯上勇, 郑心圃
【申请人】台湾积体电路制造股份有限公司
【公开日】2015年5月27日
【申请日】2014年1月23日
【公告号】US20150143324