第一周边组件的路由请求，至所述第一周边组件的总线接口。
[0080] 在实施例中，所述方法更包括第二组件，通过第三总线，直接传送数据至所述总线 根，响应读取请求。
[0081] 在实施例中，所述方法更包括第二周边组件接收所述第二周边组件的内部桥中的 请求。
[0082] 在实施例中，所述方法更包括：所述第一周边组件通过所述第二总线而传送读取 请求至所述第二周边组件；所述第二周边组件通过所述第三总线传送数据至所述总线根， 响应读取请求；以及所述总线根通过所述第一总线传送所述数据至所述桥。
[0083] 在实施例中，所述指令包括硬件描述语言指令，用来产生应用特定集成电路 (ASIC)，进行所述方法。
[0084] 上述的实施例可被实施成为编程在任何一种电路的功能，包含但不限于可编程的 逻辑设备（PLDs)，例如场可编程的栅数组（FPGAs)、可编程的数组逻辑（PAL)装置、电性可 编程的逻辑与内存装置，以及标准的胞元基础装置，以及应用特定集成电路（ASICs)与完 全客制集成电路。实施实施例的一些其他可能性包含具有内存（例如电性可消除的可编程 的只读内存（EEPR0M)、快闪内存等）微控制器、包埋的微控制器、韧件、软件等。再者，实施 例可包埋在微处理器中，所述微处理器具有软件为基础的电路仿真、分离逻辑（序列的或 组合的）、客户装置、模糊（神经）逻辑、量子装置以及上述任何装置型式的组合。当然可 提供以下装置技术在不同的组件型式中，例如金属氧化物半导体场效晶体管（M0SFET)技 术，例如互补金属氧化物半导体（CMOS)、二极技术，例如发射器耦合逻辑（ECL)、聚合物技 术（例如硅接合的聚合物与金属接合的聚合物-金属结构）、混合的模拟与数字等。
[0085] 本申请说明书与权利要求书中使用的"处理器"一词包含处理器核心或是处理器 的一部分。再者，虽然一或多个GPU以及一或多个CPU通常在本申请是分别指示，但是在实 施例中，GPU与CPU皆可包含在单一集成电路封包或是单一单晶粒（monolithicdie)。因 此，单一装置在实施例中进行所主张的方法。
[0086] 除非内容清楚要求，否则整个说明书与权利要求书中，"包括"与类似用词解读为 包含的意思，相对于排除或消耗的意思；也就是"包含但不限于"的意思。单数或复数的用 词也分别包含复数或单数。除此之外，本申请中"此处"、"以下"、"上方"、"下方"以及类似 用词是指本申请整体而不是本申请的任何特定部分。当"或" 一字用于参考两个或多个项 目时，这个字涵盖这个字所有的下列解释、表列项目的任一个、表列项目的全部以及表列项 目的任何组合。
[0087] 所述方法与系统的上述实施例描述不用于排除或限制本发明成为特定形式。虽然 本案描述的方法与系统的特定实施例与范例是为了说明本发明，熟知此技艺的人士应理解 在本发明范围内不同的均等修饰是可能的。本申请揭露内容的教导可用于其他系统，不只 适用于上述包含制图处理或视频处理的系统。可在许多不同架构中，进行上述不同操作，分 不可不同于以上所述。除此之外，虽然本申请描述许多架构，但都不是用来限制本申请。
[0088] 在其他实施例中，本申请所描述的一些或全部硬件与软件功能可存在打印机、相 机、电视、数字多功能碟（DVD)播放器、DVR或PVR、手持装置、移动电话或其他装置。可结合 上述的组件与不同实施例的作用，用来提供其他实施例。根据上述详细说明，可对所述方法 与系统制造这些与其他改变。
[0089] -般而言，在权力要求书中，用语不应解读为对所述方法与系统限制于说明书与 权利要求书中揭露的特定实施例，而是应解读为包含在权利要求下操作的任何处理系统与 方法。因此，所述方法与系统不受限于揭露内容，所述方法与系统的范围是由权利要求书决 定。
[0090] 虽然所述方法与系统呈现为权利要求形式，发明人在权利要求形式中考虑不同面 向的所述方法与系统。例如，虽然所述方法与系统仅有一方面是主张在计算器可读取媒体 中实施，但是其他方面也可以在计算器可读取媒体中实施。此计算器可读取媒体可由计算 装置（例如个人计算器、个人数字助理、PVR、移动装置或类似物）执行的储存指令，或是可 为执行时设计用来产生装置（GPU、ASIC或类似物）的指令，或是软件应用，操作时进行上述 内容。本申请主张的发明可实施在计算器码（例如HDL、Verilog等），它的产生、储存、合 成与使用是用来产生GDSII数据（或是它的均等物）。而后可在此数据基础上，制造ASIC。
[0091] 因此，发明人保留权利在申请本案之后可增加额外的权利要求，追求所述方法与 系统其他的权利要求形式。
【主权项】
1. 一种系统，包括： 周边组件总线；以及 多个周边组件，通过多个个别的传送/接收（TX/RX)道直接耦合至所述周边组件总线， 因而所述多个周边组件与所述周边组件总线连接且通讯而作为一周边装置； 其中，所述多个周边组件包括多个处理器；以及 其中，所述多个周边组件更通过个别的传送/接收（TX/RX)道直接彼此耦合，且每一 个处理器从所述周边总线接收数据、将从所述周边总线接收的所有数据转送至剩余的处理 器。2. 如权利要求1所述的系统，其中所述多个周边组件利用地址判断是否接收所述数 据。3. 如权利要求1所述的系统，其中所述多个处理器包括至少一个是制图处理单元 (GPU)的处理器。4. 如权利要求2所述的系统，其中每一个周边组件用以接收通过所述周边组件总线传 送的所有数据，以及决定可应用的数据。5. 如权利要求1所述的系统，其中所述周边总线包括所述处理器直接耦合的周边组件 互连快送总线。6. -种计算器可读取的媒体，具有指令储存在所述计算器可读取的媒体上，当在多处 理器系统中执行时，造成进行一种方法，所述方法包括： 在多个处理器与周边总线之间通过总线的传送/接收（TX/RX)道的个别组通讯总线数 据； 在所述多个处理器之间通过未耦合至所述总线的传送/接收（TX/RX)道通讯数据； 利用地址判断所述多个处理器的其中一个与所述周边总线通讯；以及 其中，每一个处理器从所述周边总线接收数据、将从所述周边总线接收的所有数据转 送至所述处理器。7. 如权利要求6所述的方法，利用地址判断所述多个处理器的其中一个与所述周边总 线通讯。8. 如权利要求6所述的方法，其中所述多个处理器包括至少一个制图处理单元（GPU)， 以及其中所述周边总线包括所述处理器直接耦合的周边组件互连快送总线，其中所述在所 述多个处理器之间通讯数据的步骤是通讯总线数据。9. 一种电路，包括： 周边组件连接器，耦合至周边组件总线； 多个周边组件，通过多个个别的传送/接收（TX/RX)道直接耦合至所述周边组件连接 器，其中所述多个周边组件更通过个别的传送/接收（TX/RX)道而直接彼此耦合，且每一个 周边组件将从所述周边组间连接器接收的所有数据转送至剩余的周边组件； 其中，所述周边组件利用地址决定是否接收所述数据；以及 其中，所述多个周边组件包括至少一个制图处理单元（GPU)。10. 如权利要求9所述的电路，其中， 每一个所述周边组件是以地址为基础被存取； 所述周边总线包括所述周边组件直接耦合的周边组件互连快送总线；以及 所述周边组件连接器是周边组件互连快送槽。
【专利摘要】本申请揭露多处理器架构与方法。实施例提供替换使用外部桥集成电路(IC)架构。例如，一实施例多任务周边总线，因而多个处理器可使用一个周边接口槽而不需要外部桥IC。实施例可使用已知的总线协议。
【IPC分类】G06F13/40
【公开号】CN105005542
【申请号】CN201510187635
【发明人】S·索尔基, S·莫雷因, M·S·格罗斯曼
【申请人】先进微装置公司, Ati技术无限责任公司
【公开日】2015年10月28日
【申请日】2009年10月5日
【公告号】CN102227709A, CN102227709B, EP2342626A1, EP2342626B1, US8373709, US20100088453, US20130147815, WO2010040144A1