扩展，通过空间上的堆叠将多个硅片层封装在一起，能够在提高芯片计算能力的同时减小芯片的面积与功耗。随着3D堆叠技术的不断成熟和娃穿孔(through-silicon via，TSV)技术对堆叠IC设计的支持，三维片上网络开始进入应用阶段。3D片上网络将3D堆叠技术与片上网络技术相结合，相比于2D结构，在体系结构方面具备如下优势:
[0046](I)增加了垂直方向互连，缩短了芯片内部的全局互连长度，提高了芯片内部带宽，降低了数据传输的延迟与功耗；
[0047](2) 3D立体结构使得更多的通信节点可以映射在相邻的位置以减少传输距离及其带来的时延与功耗；
[0048](3)增加了封装密度，减小了芯片面积。
[0049]并且，本实施例提供混合型三维片上网络结构，基于二维Spidergon拓扑结构和总线通信机制，在相同的网络规模及近似饱和的条件下，V-Spidergon的延时时间比3D-Mesh 低 17%，吞吐量高 16.7%0
[0050]本发明实施例提供的一种混合型三维片上网络，包括:在垂直方向上进行堆叠的多个水平子层；其中，每个水平子层中的水平路由单元保持相同的拓扑结构；连接所述多个水平子层中位于同一竖直线上的水平路由单元的垂直总线；其中，所述垂直总线的数量与所述每个水平子层中的水平路由单元的数量相对应；控制所述垂直总线占用权的垂直总线控制器，通过将多个水平子层在垂直方向上堆叠，形成三维片上网络，增加了垂直方向的互连，缩短了芯片内部的全局互连长度，提高了芯片内部带宽，降低了数据传输的延迟与功耗。
[0051]优选的，在本发明的另一实施例中，所述垂直总线端口，包括:
[0052]与所述第一比较器相连，用于控制所述水平路由单元接收数据的接收组件；
[0053]与所述第二比较器相连，用于控制所述水平路由单元发送数据的发送组件。
[0054]优选的，在本发明的另一实施例中，所述接收组件为与垂直总线相连的第一三态驱动电路。
[0055]优选的，在本发明的另一实施例中，所述发送组件为与垂直总线相连的第二三态驱动电路。
[0056]优选的，参见图3，在本发明的另一实施例中，所述垂直总线控制器包括:
[0057]用于存储位于同一竖直线上的水平路由单元发送的垂直总线占用请求信息的状态同步寄存器100 ;
[0058]与所述状态同步寄存器相连，用于确认与所述位于同一竖直线上的水平路由单元相对应的垂直总线的占用信息的占用状态寄存器200 ;
[0059]用于存储水平路由单元地址信息的本地地址存储器300 ;
[0060]与所述本地地址存储器相连的第一比较器400 ;
[0061]与所述本地地址存储器和所述占用状态寄存器相连的第二比较器500。
[0062]具体的，垂直总线端口由接收组件和发送组件构成，各个组件通过一个三态驱动电路与垂直总线相连接。三态驱动电路由本节点的垂直总线控制器控制，当资源节点获得垂直总线的使用权之后，由垂直总线控制器给发送组件发送输出信号，以开启输出功能，给接收组件发送输入信号，以开启出入功能。
[0063]具体的，状态同步寄存器同步接收位于同一竖直线上的水平路由单元发送的垂直总线占用请求信息的，并通过占用状态寄存器说明当前垂直总线的占用权限分配情况。
[0064]当本地水平路由单元要接收其他水平路由单元发送的数据时，第一比较器比较发送数据的水平路由地址是否是本地地址存储器中存储的地址，若一致，则接收数据，若不一致，则拒绝接收；当本地水平路由单元要向占用状态寄存器存储的占用数据总线权限的水平路由单元发送数据时，第二比较器根据本地地址存储器中存数的占用数据总线权限的水平路由单元的地址信息，向其发送数据。
[0065]具体的，垂直总线控制器包含N个端口，包括N-1个输入端口和I个输出端口，每个端口的数据宽度为I比特。其中，N-1个输入端口和数据总线上其它垂直总线控制器的输出端口相连接，以接收垂直总线占用请求信息。状态同步寄存器的宽度与端口 N的数目相等，每一位分别反映端口上的电平状态。同时，垂直总线控制器中的占用状态寄存器，用以说明当前令牌的分配情况，其宽度同样与端口数目相等。
[0066]优选的，在本发明的另一实施例中，所述水平路由单元包括:
[0067]顺时针端口、逆时针端口、对面方向端口、垂直总线端口和本地端口。
[0068]具体的，本实施例中的水平路由单元有五个端口，分别是顺时针端口、逆时针端口、对面方向端口、垂直总线端口以及本地端口。其中，由于本实施例中的三维片上网络拓扑结构存在实现水平子层与水平子层间的通信的垂直总线，所以需要在水平路由单元的垂直方向上增加一个端口。交叉开关面积和功耗是片上路由器面积功耗的主要部分，6 X 6Crossbar的面积远大于5X5Crossbar的面积。
[0069]本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。
[0070]对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。
【主权项】
1.一种混合型三维片上网络，其特征在于，包括: 在垂直方向上进行堆叠的多个水平子层；其中，每个水平子层中的水平路由单元保持相同的拓扑结构； 连接所述多个水平子层中位于同一竖直线上的水平路由单元的垂直总线；其中，所述垂直总线的数量与所述每个水平子层中的水平路由单元的数量相对应； 控制所述垂直总线占用权的垂直总线控制器。2.根据权利要求1所述的混合型三维片上网络，其特征在于，所述垂直总线控制器包括: 用于存储位于同一竖直线上的水平路由单元发送的垂直总线占用请求信息的状态同步寄存器； 与所述状态同步寄存器相连，用于确认与所述位于同一竖直线上的水平路由单元相对应的垂直总线的占用信息的占用状态寄存器； 用于存储水平路由单元地址信息的本地地址存储器； 与所述本地地址存储器相连的第一比较器； 与所述本地地址存储器和所述占用状态寄存器相连的第二比较器。3.根据权利要求2所述的混合型三维片上网络，其特征在于，所述拓扑结构为Spidergon拓扑结构。4.根据权利要求3所述的混合型三维片上网络，其特征在于，所述水平路由单元包括: 顺时针端口、逆时针端口、对面方向端口、垂直总线端口和本地端口。5.根据权利要求4所述的混合型三维片上网络，其特征在于，所述垂直总线端口，包括: 与所述第一比较器相连，用于控制所述水平路由单元接收数据的接收组件； 与所述第二比较器相连，用于控制所述水平路由单元发送数据的发送组件。6.根据权利要求5所述的混合型三维片上网络，其特征在于，所述接收组件为与垂直总线相连的第一三态驱动电路。7.根据权利要求6所述的混合型三维片上网络，其特征在于，所述发送组件为与垂直总线相连的第二三态驱动电路。8.根据权利要求7所述的混合型三维片上网络，其特征在于，所述状态同步寄存器设置N-1个输入端口和I个输出端口 ；其中N为整数。
【专利摘要】本发明实施例公开了一种混合型三维片上网络，包括：在垂直方向上进行堆叠的多个水平子层；其中，每个水平子层中的水平路由单元保持相同的拓扑结构；连接所述多个水平子层中位于同一竖直线上的水平路由单元的垂直总线；其中，所述垂直总线的数量与所述每个水平子层中的水平路由单元的数量相对应；控制所述垂直总线占用权的垂直总线控制器，通过将多个水平子层在垂直方向上堆叠，形成三维片上网络，增加了垂直方向的互连，缩短了芯片内部的全局互连长度，提高了芯片内部带宽，降低了数据传输的延迟与功耗。
【IPC分类】G06F15/173
【公开号】CN105095148
【申请号】CN201510501852
【发明人】张闯
【申请人】浪潮(北京)电子信息产业有限公司
【公开日】2015年11月25日
【申请日】2015年8月14日