对称端接信道与DBI-AC联用，则可 发生4%的功率惩罚。因此，在大多数情形中，端接控制信号226可用所使用的DBI算法216 来协调。存在其中信道210通过与高和低电压导轨两者的对称连接来端接的配置。在此类 情形中，DBI-AC算法可以在功率和噪声减小方面提供最佳性能。
[0031] 在一种配置中，模式控制器218可以具有超驰发射机204内的信道配置模块108 的权威。例如，模式控制器218可以具有附加信息，诸如链路将被快速切换、以及不必等待 负载端接228启用/禁用是优选的知识。模式控制器218还可知道要发送的数据模式从信 号完整性角度是没有压力的，从而即使该数据正以较高速率发送，也可能不需要负载端接 228(并且因此模式控制器218可以超驰由信道配置模块108作出的端接决定）。
[0032] 然而，重要的是要注意尽管在DBI算法216、负载端接228和信令功率之间存在清 楚的关系，但仍可存在其中DBI-AC协同端接信道使用的配置以及其中DBI-DC协同未端接 信道使用的配置。例如，如果特定信道环境的信号完整性由串话来主导，则限制转变数目的 编码算法可能是更好的选择，而不管相应的功率惩罚如何。
[0033] 发射机204可以使用驱动器220通过信道210向接收机212传送经DBI算法编码 的数据222和DBI标志224。DBI标志224可按各种方式通过信道210来传送。例如，可使 用与其他数据位相同的输入/输出电路系统在发射机204与接收机212之间驱动DBI标志 224。作为另一示例，对应于若干顺序周期的DBI标志224可被累积并且在相应的数据突发 之前或之后并行发送，由此不要求任何附加电路系统或基板路由（仅附加传送周期）。端 接控制信号226还可经由信道210被传送给接收机212。接收机212可包括使用DBI标志 224来解码经DBI算法编码的数据222的DBI解码器214。DBI标志224可以指示用于编码 的DBI算法216 (因为所使用的DBI算法216可逐突发地变化），但这并不总是必须的。为 了使DBI标志224指示正使用的DBI算法216,发射机204需要向接收机212发送附加的一 个或两个信息位（或与数据突发并行，或在附加传送周期期间在突发前/后）。
[0034] 传入的经编码数据可连同互补值（即，经反相并行经编码数据）一起被提供给真 实/互补复用器。真实/互补复用器可由DBI标志224来控制，由此解反相任何经反相数 据。解码过程可独立于编码DBI算法216,只要DBI标志224在所使用的DBI算法216之 间一致即可。DBI标志224的极性在DBI算法216之间有所不同会是有利的。DBI解码器 214可以输出并行未编码数据230。
[0035] 其中具有启用或DBI-AC算法或DBI-DC算法的能力会是有利的一个示例是低功率 双数据率（LPDDR4)存储器。在LPDDR4存储器中，预计将存在两种主要的信令操作模式：高 速和低速。预期高速操作以高于每秒3. 2吉比特（Gb/s)的数据率运行。结果，芯片到芯片 传输线110可能需要用与信道特性阻抗相匹配的负载来端接以便保证充分的信号完整性。 换言之，在高速模式中，使用DBI-DC(具有端接信道）可以提供实质益处。
[0036] 预期低速操作以近0. 2Gb/s的数据率运行。较低速度允许禁用相匹配的信道端接 (即，具有非端接信道），这节省了相当多的功率。结果，在低速模式中应用DBI-AC算法可 以提供实质益处。
[0037] 模式控制器218可以发起发射机204到接收机212操作（例如，速度、端接）的 改变。因此，模式控制器218还可以直接与DBI编码器206通信以动态选择DBI算法216。 模式控制器218还可以与接收机212上的存储器通信以藉由命令总线或其他某个信号（例 如，端接控制信号226)来启用/禁用负载端接228。一些接收机212可以将负载端接228 存储在存储器中，而其他接收机212将不包括用于存储负载端接228的存储器。
[0038] 图3是用于使用取决于信令操作速度的DBI算法116来编码数据的方法300的流 程图。方法300可以由电子设备102来执行。在一种配置中，方法300可由电子设备102 上（例如，电子设备102上的发射机104内）的DBI编码器106来执行。电子设备102可 以确定302信令操作速度。例如，电子设备102可以确定电子设备102正使用高速操作还 是低速操作。
[0039] 在一种配置中，信令操作速度可通过专用信号被传达给DBI编码器106。该专用信 号可经由命令地址总线或现有数据线来提供。DBI编码器106还可以自主确定302信令操 作速度。
[0040] 电子设备102可以基于信令操作速度来选择304DBI算法116。作为示例，如果信 令操作速度是高速，则电子设备102可以将DBI-DC选择304为DBI算法116。如果信令操 作速度是低速，则电子设备102可以将DBI-AC选择304为DBI算法116。电子设备102可 以使用306所选DBI算法116来编码数据。电子设备102还可以基于所选DBI算法116来 确定308端接控制信号226。例如，端接控制信号226在DBI-DC算法被选择的情况下可以 指示将使用端接信道，并且在DBI-AC算法被选择的情况下可以指示将使用未端接信道。电 子设备102可以向接收机212发送310经DBI算法编码的数据222、端接控制信号226和 DBI标志224。如以上所讨论的，接收机212可位于相同的电子设备102或不同的电子设备 (未示出）上。
[0041] 图4是解说高级DBI算法控制的框图。（电子设备102上的）发射机104可包括 信道配置模块408和DBI编码器406。信道配置模块408可以从核（例如，模式控制器118) 接收指令。来自核的指令可以指令信道配置模块408关于要使用哪种DBI算法416以及是 否要启用/禁用信道端接。信道配置模块408可以向DBI编码器406提供所选DBI算法 416。DBI编码器406可以接收数据输入432 (未编码）。DBI编码器406可以输出数据输出 422 (经编码）和DBI标志424 (根据所选DBI算法416)。信道配置模块408可以输出端接 控制信号426。
[0042] 信道配置模块408可以能够基于物理层（PHY)时钟（其可被用于同步输入/输出 (I/O)活动（通常是I/O数据率的子谐波））的相对频率和参考时钟频率来检测操作模式。 参考时钟434的频率应该独立于数据率或PHY时钟。信道配置模块408可包括经由PHY时 钟探听（snoop)线436来接收PHY时钟的频率检测电路438。频率检测电路438在以下关 于图7进一步详细讨论。信道配置模块408还可以接收参考时钟434信号以供用于检测 PHY时钟的频率。
[0043] 在一种配置中，信道配置模块408可包括具有已知振荡频率的振荡器440。信道配 置模块408可以使用振荡器440来检测电子设备102的操作模式。振荡器440的频率可以 独立于PHY时钟的数据率。对于高速与低速之间具有较大差异（例如，数量级）的系统而 言，振荡器440和/或频率检测方案的精度可能不需要精确。在其中可准许多个操作速度 和/或其中不同操作模式之间的速度步长更为渐进的其他系统中，总体频率检测方案可受 益于增加的精度。
[0044] 信道配置模块408可以设置要使用的适合的DBI编码算法416和启用/禁用信道 端接（即，使用端接控制信号426)，而无需指令这样做的外部指令。
[0045] 图5是解说DBI编码器506中DBI选择电路系统的一个示例的框图。示出的存储 器接口是单向的。然而，DBI编码器506的许多应用可以是双向的。图5的DBI编码器506 可以是图1的DBI编码器106的一种配置。DBI编码器506可以接收并行数据输入（未编 码）532。并行数据输入（未编码）532可提供给算法复用器540的第一输入端。算法复用 器540可由算法选择539信号来控制，算法选择539信号向DBI编码器506指示要应用哪 种DBI算法116(例如，基于信令速度模式）。并行数据输出（经编码）522可连同并行数据 输入（未编码）532 -起提供给XOR门546。XOR门546的输出可提供给算法复用器540的 第二输入端。XOR门546将即将开始的（下一个）周期的并行数据与来自即将结束的（上 一个）周期的反馈作比较。
[0046] 算法复用器540的输出可提供给过半检测电路系统550。过半检测电路系统550 被设计成指示多个输入处的逻辑1或〇的数目之间的失衡。在DBI-DC操作期间，输入值表 示要在下一周期期间传送的1或〇的数目。在DBI-AC操作期间，输入值（来自XOR门546 操作）指示在下一周期期间预期转变的数目。对于DBI-AC的情形，如果一半以上并行数据 位将在下一周期期间转变，则过半检测电路系统550可以（经由真实/互补信号548)指示 真实/互补复用器542传递并行数据输入（未编码）532的反相版本（经由反相器544)。 如果小于