一半的并行数据位将在下一周期期间转变，则过半检测电路系统550可以（经由 真实/互补信号548)指示真实/互补复用器542传递并行数据输入（未编码）532而不反 相（作为并行数据输出（经编码）522)。
[0047] 过半检测电路系统550还可以生成DBI标志524。在一种配置中，DBI标志524可 以是与真实/互补信号548相同的信号。DBI标志524可被发送给附加的片外驱动器。
[0048] 在存储器接口中，数据一般在突发中传送，其中给定突发中的所有数据一般来自 一个存储器组（区划）。然而，对于连续突发的物理和时间接近度没有约束。各突发可以 来自不同的存储器区划，其在时间上具有不可预测的间隔。因此对于存储器设备分析在 一个突发的结尾与下一突发的开始之间发生的转变的数目以便实现具有无反馈编码器的 DBI-AC可能是困难或不可能的。
[0049] 对于DBI-AC的情形，在当前周期之前的数据状态未知时，暂时禁用DBI编码器506 会是有利的。这可以通过在每个突发的结尾处禁用DBI编码并随后在新突发的第一边沿抵 达DBI编码器506处之后（或之时）重新启用DBI编码来完成。这一行为将是一致的并且 可以使用有限状态机来控制。更复杂的办法将是额外考虑这两个连续突发的源。如果这两 个突发来自同一组，没有居间定时泡，则DBI编码器506可以仍然能够计算有效的转变数 据。因此，DBI编码器506可以跨突发边界保持被启用。如果这两个突发不来自同一组，或 者如果存在居间定时泡，则DBI编码器506可在每个突发之后被禁用并且在后续突发的第 二周期的时间被重新启用。
[0050] 在第三情形中，在突发之间，数据可始终被引入已知值（例如，全零）。DBI编码 器506可随后将该已知值馈送给XOR门546作为每个突发开始处的总线的前一状态。对于 LPDDR4的情形，其中信号被显式参照接地并且因此在未被活跃驱动时自然趋于接地，"前一 状态"假定可以是清楚的并且因此可不需要附加的电路系统来强制数据状态到已知值。
[0051] 图6是解说DBI编码器606中DBI选择电路系统的另一示例的框图。示出的存储 器接口是单向的。然而，DBI编码器606的许多应用可以是双向的。图6的DBI编码器606 可以是图1的DBI编码器106的一种配置。DBI编码器606可以接收并行数据输入（未编 码）632。并行数据输入（未编码）632可提供给算法复用器640的第一输入端。算法复用 器640可由算法选择639来控制，算法选择639向DBI编码器606指示要应用哪种DBI算 法116(例如，基于信令速度模式）。并行数据输出（经编码）622可连同并行数据输入（未 编码）632 -起提供给XOR门646。XOR门646的输出可提供给算法复用器640的第二输入 端。XOR门646将即将开始的（下一个）周期的并行数据与来自即将结束的（上一个）周 期的反馈作比较。
[0052] 为了促成DBI-AC的应用，算法复用器640的输出可提供给过半检测电路系统650。 过半检测电路系统650可以确定是否一半以上并行数据位将在下一周期期间转变。如果一 半以上并行数据位将在下一周期期间转变，则过半检测电路系统650可以输出为数字逻辑 1的真实/互补信号648。如果小于一半的并行数据位将在下一周期期间转变，则过半检测 电路系统650可以输出为数字逻辑0的真实/互补信号648。真实/互补信号648和动态 禁用信号652可被提供作为至AND(与）门的输入。AND门的输出可以控制真实/互补复 用器642。真实/互补复用器642的一个输入可以是并行数据输入（未编码）632。真实/ 互补复用器642的第二输入可以是传递通过反相器644的并行数据输入（未编码）632。因 此，只要动态禁用信号652是数字逻辑0, DBI编码器606就将输出未编码数据，而不管DBI 计算如何。动态禁用信号652还可以应用于具有不使用反馈的拓扑的编码器。
[0053] 过半检测电路系统650还可以生成DBI标志624。在一种配置中，DBI标志624可 以是与真实/互补信号648相同的信号。DBI标志624可被发送给附加的片外驱动器。在 另一配置中，DBI标志624可在没有附加片外驱动器的情况下来发送，通过在或前一数据突 发或后续数据突发的传送周期期间发送DBI标志624。
[0054] 图7是解说包括频率检测电路738的信道配置模块708的框图。图7的频率检测 电路738可以是图4的频率检测电路438的一种配置。频率检测电路738可包括边沿计数 器758以及边沿计数和评估触发器760。边沿计数器758可以从PHY时钟探听线736接收 PHY时钟。边沿计数器758可以对PHY时钟的边沿计数。周期性地，边沿计数和评估触发 器760可以评估边沿计数并复位边沿计数器758 (使用复位信号754)。边沿计数和评估触 发器760可以接收参考时钟734。当被触发以复位边沿计数器758时，当前边沿计数764被 提供给结果配置模块762。结果配置模块762可以将边沿计数764与预定阈值作比较（例 如，使用查找表或寄存器）以检查是否已经跨过了频率阈值。被计数的更多边沿可以指示 较高的操作速度。结果配置模块765可随后基于所确定的操作频率来选择恰适的DBI编码 算法716和端接控制信号726。
[0055] 图8解说了可包括在使用取决于频率的数据总线反相（DBI)编码的电子设备802 内的某些组件。电子设备802可以是接入终端、移动站、无线通信设备、用户装备（UE)、基 站、B节点、手持式电子设备等。电子设备802包括处理器803。处理器803可以是通用单 芯片或多芯片微处理器（例如，ARM)、专用微处理器（例如，数字信号处理器（DSP))、微控 制器、可编程门阵列等。处理器803可被称为中央处理单元（CPU)。尽管在图8的电子设备 802中仅示出了单个处理器803,但在替换配置中，可以使用处理器803的组合（例如，ARM 和 DSP)。
[0056] 电子设备802还包括存储器805。存储器805可以是能够存储电子信息的任何电 子组件。存储器805可被实施为随机存取存储器（RAM)、只读存储器（ROM)、磁盘存储介质、 光学存储介质、RAM中的闪存设备、随处理器包括的板载存储器、EPROM存储器、EEPROM存储 器、寄存器等等，包括其组合。
[0057] 数据809a和指令807a可被存储在存储器805中。指令807a可由处理器803执 行以实现本文公开的方法。执行指令807a可涉及使用存储在存储器805中的数据809a。 当处理器803执行指令807a时，指令807b的各个部分可被加载到处理器803上，并且数据 809b的各个片段可被加载到处理器803上。
[0058] 电子设备802还可包括发射机811和接收机813,以允许能向电子设备802传送 信号以及从其接收信号。发射机811和接收机813可被合称为收发机815。天线817可电 耦合至收发机815。电子设备802还可包括（未示出）多个发射机、多个接收机、多个收发 机、和/或多个天线。
[0059] 电子设备802可包括数字信号处理器（DSP) 821。电子设备802还可包括通信接口 823。通信接口 823可允许用户能与电子设备802交互。
[0060] 电子设备802的各种组件可由一条或多条总线親合在一起，总线可包括电源总 线、控制信号总线、状态信号总线、数据总线等。为清楚起见，各种总线在图8中被解说为总 线系统819。
[0061] 本文中所描述的技术可以用于各种通信系统，包括基于正交复用方案的通信系 统。此类通信系统的示例包括正交频分多址（OFDM)系统、单载波频分多址（SC-FDM)系 统、等等。OFDMA系统利用正交频分复用（OFDM)，这是一种将整个系统带宽分成多个正交副 载波的调制技术。这些副载波也可以被称为频调、频槽等。在OFDM中，每个副载波可以用数 据来独立地调制。SC-FDM系统可以利用交织式FDM(IFDM)在跨系统带宽分布的副载波 上传送，利用局部化FDMA (LFDMA)在毗邻副载波的块上传送，或者利用增强型FDMA (EFDMA) 在毗邻副载波的多个块上传送。一般而言，调制码元在OFDM下是在频域中被发送的，而在 SC-FDM下是在时域中被发送的。
[0062] 术语"确定"广泛涵盖各种各样的动作，并且因此"确定"可包括演算、计算、处理、 推导、调研、查找（例如，在表、数据库或其他数据结构中查找）、探明、和类似动作。另外， "确定"还可包括接收（例如，接收信息）、访问（例如，访问存储器中的数据）、和类似动作。 另外，"确定"可包括解析、选择、选取、建立、和类似动作等等。
[0063] 除非明确另行指出，否则短语"基于"并非意味着"仅基于"。换言之，短语"基于" 描述"仅基于"和"至少基于"两者。
[0064] 术语"处理器"应被宽泛地解读为涵盖通用处理器、中央处理单元（CPU)、微处理 器、数字信号处理器（DSP)、控制器、微控制器、状态机，等等。在某些情景下，"处