双同步电子设备和fifo存储器电路的制作方法
【技术领域】
[0001]本公开涉及电子设备领域，并且更具体地涉及具有先进先出存储器电路的双同步电子设备。
【背景技术】
[0002]在集成电路(IC)中，电路装置的电气心跳是时钟信号，并且所述时钟信号控制了其中的许多电路运行的节奏。在一些相对复杂的IC中，诸如在片上系统(SoC)中，可能存在用于不同的IC块(例如，处理单元、存储器、外设、以及其他专用单元)之间进行通信的复杂的系统，以便保证符合系统的性能规范。实际上，在特定的SoC应用中，一些部件能够以不同的时钟速率运行。
[0003]在一些SoC应用中，IC可以包括使用不同时钟频率的设备之间的先进先出(FIFO)队列。例如，FIFO队列可以被设置在向FIFO队列中写入信息的第一设备(诸如微处理器)和从FIFO队列读取信息的第二设备(诸如外设或第二微处理器)之间。每个设备以与其自身的时钟相同的速率读取FIFO队列中的数据或向FIFO队列中写入数据。FIFO队列的存在用于实现具有不同时钟频率的SoC的两个域之间的共存。FIFO队列用作对工作在不同时钟速率的设备之间的数据流进行调节的缓存器(buffer)。
[0004]参考图1-图2，现在对用于FIFO存储器队列200的方法进行了描述。FIFO存储器队列200包括基于第一时钟信号操作的第一写逻辑电路201、基于第二时钟信号操作的第二读逻辑电路202、耦合在逻辑电路之间的存储器核203、以及同样耦合在逻辑电路之间的指针同步电路204。
[0005]指针同步电路204包括:写使能块210，其接收来自第一写逻辑电路201的写使能信号;第一二进制至格雷码编码器块211，其耦合至写使能块;第一触发器块212，其耦合至第一二进制至格雷码编码器块;第一和第二块213a-213b，它们相继耦合至第一触发器块；第一格雷码至二进制编码器块223，其耦合至第二块；以及第一比较块214，其耦合至第一格雷码至二进制编码器块并且输出FIFO空信号。指针同步电路204包括:读使能块221，其接收来自第二读逻辑电路202的读脉冲;第二格雷码至二进制编码器块222，其耦合至读使能块；第二二进制至格雷码编码器块220，其耦合至读使能块;第二触发器块219，其耦合至第二二进制至格雷码编码器块;第一和第二块218a-218b，它们相继耦合到第二触发器块;第三格雷码至二进制编码器块217，其耦合至第二块;第四格雷码至二进制编码器块215，其耦合至第一触发器块212;以及第二比较块216，其耦合至第三格雷码至二进制编码器块并且向第一写逻辑电路201输出FIFO满信号。
[0006]在该FIFO存储器队列200中，存储器核203在第一时钟域中被写入，并且在一个写入域周期中仅仅能在该存储器核中的一个位置压入。在第二时钟域中，读取域从存储器核203获取数据，每个读取域周期一个位置。
【实用新型内容】
[0007]在SoC产品中，将不同的数字逻辑划分为不同的域是很普遍的。时钟域是SoC的不同数字部分，在该时钟域中，同步顺序逻辑由专用时钟驱动。因此，时钟域之间的通信通过双同步、多同步或异步技术进行设计，这些技术允许信号以安全的方式从发射机跨越到接收机。为了保证这些信号的完整性，跨时钟域可能不受欢迎，这是因为延迟、由占位面积造成的高成本、动态功率的耗散和管理复杂化。本实用新型的实施例目的之一旨在提供至少部分地解决上述技术问题的双同步电子设备和FIFO存储器电路。
[0008]总体来说，双同步电子设备可以包括FIFO存储器电路，以及第一数字电路，所述第一数字电路耦合至所述FIFO存储器电路并且配置成基于第一时钟信号操作，并且基于写指针对所述FIFO存储器电路进行写入。所述双同步电子设备可包括:第二数字电路，所述第二数字电路耦合至所述FIFO存储器电路并且配置成，基于与所述第一时钟信号不同的第二时钟信号操作，并且基于读指针从所述FIFO存储器电路进行读取。所述FIFO存储器电路可被配置成:检测所述写指针到新位置的跳转，根据当前位置确定所述读指针的多个跳转候选，从所述多个跳转候选选择跳转候选，并且基于所选择的跳转候选对所述读指针进行同步。
[0009]特别是，每个跳转候选可包括根据所述当前位置的所述读指针的格雷编码跳转候选。所述FIFO存储器电路可被配置成基于所述新位置与所述多个跳转候选的相应位置之间的距离选择跳转候选。所述FIFO存储器电路可被配置成丢弃具有小于所述当前位置且大于所述新位置的相应位置的跳转候选。所述FIFO存储器电路可被配置成通过利用格雷编码将所述读指针从所选定的跳转候选的相应位置增加到所述新位置，来对所述读指针进行同步。所述FIFO存储器电路可被配置成，当检测到所述写指针的另外的跳转时，根据所选择的跳转候选的相应位置确定所述读指针的第二多个跳转候选。
[0010]在一些实施例中，所述FIFO存储器电路包括:处理电路装置和存储器核，所述存储器核耦合到所述处理电路装置并且配置成储存从所述第一数字电路传送到所述第二数字电路的数据。所述写指针到所述新位置的跳转可以包括从所述当前位置的不连续跳转。例如，所述FIFO存储器电路可包括16-128比特双同步FIFO存储器。
[0011]另一方面针对一种FIFO存储器电路，所述FIFO存储器电路待被耦合到双同步电子设备中，并且包括:第一数字电路和第二数字电路，所述第一数字电路基于第一时钟信号操作，并且基于写指针对所述FIFO存储器电路进行写入，所述第二数字电路基于不同于所述第一时钟信号的第二时钟信号操作，并且基于读指针从所述FIFO存储器电路进行读取，所述FIFO存储器电路包括:处理电路装置和存储器核，所述存储器核耦合到所述处理电路装置并且配置成:储存从所述第一数字电路传送到所述第二数字电路的数据，检测所述写指针到新位置的跳转，根据当前位置确定所述读指针的多个跳转候选，从所述多个跳转候选选择一个跳转候选，以及基于所选择的跳转候选对所述读指针进行同步。
[0012]每个跳转候选可以包括根据所述当前位置的所述读指针的格雷编码跳转候选。
[0013]所述处理电路装置可以被配置成基于所述新位置与所述多个跳转候选的相应位置之间的距离选择跳转候选。
[0014]所述处理电路装置可以被配置成丢弃具有小于所述当前位置且大于所述新位置的相应位置的跳转候选。
[0015]所述处理电路装置可以被配置成通过利用格雷编码将所述读指针从所选定的跳转候选的相应位置增加到所述新位置，来对所述读指针进行同步。
[0016]所述FIFO存储器电路可以被配置成，当检测到所述写指针的另外的跳转时，根据所选择的跳转候选的相应位置确定所述读指针的第二多个跳转候选。
[0017]所述写指针到所述新位置的所述跳转可以包括从所述当前位置的不连续跳转。
[0018]本实用新型的实施例所提供的双同步电子设备和FIFO存储器电路特别适用于在业务类型难以预测时，并且可以允许更快地跨时钟域，从而相对于传统的格雷编码具有改善的性能。
【附图说明】
[0019]图1是根据现有技术的FIFO存储器队列的示意图。
[0020]图2是根据图1的FIFO存储器队列的指针同步电路的示意图。
[0021]图3是根据本公开的双同步电子设备的示意图。
[0022]图4是图示图3的双同步电子设备的操作的流程图。
[0023]图5是图示图3的双同步电子设备的操作的表格。
[0024]图6是图示图3的双同步电子设备的操作的另一个流程图。
[0025]图7是图3的FIFO存储器电路的详细示意图。
[0026]图8是图3的双同步电子设备的详细示意图。
【具体实施方式】