专利名称：具有单数个脚位的存储器芯片的制作方法
技术领域：
本新型相关于芯片，尤指一种具有单数脚位的存储器芯片。
背景技术：
大部分的电子装置都包含有存储器芯片。为了降低成本，存储器芯片的制造商通常都会从一些标准的双数脚位(pin)芯片封装(chip package)规格中选择适当的来使用，例如标准的8脚位芯片封装规格、16脚位芯片封装规格、或32脚位芯片封装规格。为了避免使用非标准规格的芯片封装而导致封装成本增加，存储器芯片的制造商通常不会允许脚位数目轻易地变化，也因此无法容许需使用额外脚位的新功能，即使这样的新功能可以提升存储器芯片的效能(performance)也是如此。
发明内容有鉴于此，本实用新型提供一种具有单数个脚位的存储器芯片。本实用新型的一实施例提供了一种具有单数个脚位的存储器芯片，这单数个脚位中的一特定脚位设置于存储器芯片下底面的中间，剩余的双数个脚位以围绕特定脚位的方式设置于存储器芯片上。 本实用新型的另一实施例提供了一种具有单数个脚位的存储器芯片，这单数个脚位以围绕存储器芯片的垂直中心轴的方式设置于存储器芯片上。本实用新型提供的具有单数个脚位的存储器芯片除了可以维持封装成本不大幅提升，还可让存储器芯片具备额外的新功能。
图1a-图1c分别是本实用新型一实施例的存储器芯片的上视图、前视图、及下视图。图2是图1的存储器芯片与一存储器控制器芯片连接的示意图。图3a_图3c是本实用新型另一实施例的存储器芯片的上视图、前视图、及下视图。图4是图3a-图3c的存储器芯片与一存储器控制器芯片连接的示意图。图5 8为图1a-图1c或图3a-图3c的存储器芯片在执行读取运作时，各脚位信号时序图的例子。
具体实施方式
本实用新型提出了具有单数个脚位的存储器芯片，其总脚位数量是2N+1，N为一正整数，其可延用脚位数量为2N的存储器芯片的芯片封装规格，此外，多出来的一个脚位可帮助存储器芯片提供额外的功能，且封装成本并不会因为多了一个脚位而大幅增加。为了说明上的方便，以下仅以具有9个脚位的串行式闪存(Serial Flash)芯片作为实施例。然而，其他应用本实用新型概念的存储器芯片亦可以是并行式闪存(ParallelFlash)芯片或其他类型的存储器芯片、且其总脚位数可以等于9或是其他的单数，例如17或33。此外，应用本实用新型概念的存储器芯片内可包含有存储器晶圆(die)、用来固定存储器晶粒的组件/材料、将晶粒中的特定节点连接至外部脚位的金/招线(wire)、及其他组成组件/材料。一般的8脚位串行式闪存储器芯片的8个脚位可分别为一偏压脚位VCC、一接地脚位GND、一频率脚位SCK、一芯片选择脚位SCS、及四个输入/输出脚位S10[0] S10[3]。这些脚位可连接至一存储器控制器(memory controller)芯片的八个相对应的脚位。简单地说，透过VCC及GND这两个脚位，存储器芯片可得到运作所需的电能；以透过SCK脚位所接收到的同步频率为基础，存储器芯片可同步地传送/接收数据；以透过芯片选择脚位SCS所接收到的控制信号为基础，存储器芯片可确定存储器控制器芯片何时要透过S10[0] SIO [3]这些脚位来存取(access)存储器芯片。然而，当存储器芯片操作于较高的数据率或是双倍的数据率(double data rate,DDR)时，SIO SIO [3]这些脚位上的信号可能不会与SCK脚位上的同步频率同步，这可能会导致数据接收错误的情形发生。为了确保存储器芯片可正常地操作于较高或双倍的数据率，可以为存储器控制器芯片及存储器芯片皆多设置一个单向或双向的锁存脚位锁存(Latch)，让这两个芯片可以视需求(例如视资料率的高低)，来决定是否使用此锁存脚位额外提供一辅助同步频率，以作为额外的同步基础。举例来说，在传送指令比特、地址比特、及/或数据位给存储器芯片时，存储器控制器芯片可以透过锁存脚位额外提供辅助同步频率给存储器芯片，确保存储器芯片可以正确地接收这些信息；在回传数据位给存储器控制器芯片时，存储器芯片可以透过锁存脚位额外提供辅助同步频率给存储器控制器芯片，确保存储器控制器芯片可以正确地接收这些信息。本实用新型的目的之一，就是要在〃尽量维持封装成本不大幅增加〃的前提下，让存储器芯片可以多出一个脚位，以提供前述的锁存功能或其他功能。图1a-图1c是本实用新型一实施例的存储器芯片100的上视图、前视图、及下视图，存储器芯片100具有9个脚位，分别标注为I 9。图中还绘示了存储器芯片100的垂直中心轴，此轴在上视图及下视图中以加号(+)表示，在前视图中则以虚线表示。脚位9设置于存储器芯片100下底面的中间，脚位I 8则以围绕(surixnmd)脚位9的方式设置于存储器芯片100上。因此，脚位I 8可以位于存储器芯片100下底面的边缘，也可以位于存储器芯片100的四个侧面上。换句话说，虽然本实施例的脚位I 8位于存储器芯片100下底面的两个对面的边，但脚位I 8亦可位于存储器芯片100下底面的四个边，每边各两个脚位，或是位于存储器芯片100的两个对面的侧面，每面各四个脚位，或是位于存储器芯片100的四个侧面，每面各两个脚位。图2是存储器芯片100与一存储器控制器芯片200连接的示意图。举例来说，此存储器控制器芯片200可以是一无线通信装置中的一基频(baseband)芯片，其可具有多数个脚位。图2仅绘示了其中九个用来与存储器芯片100相连接的脚位1〃 9〃。图1a-图1c所标注的9个脚位可以包含前述的VCC、GND、SCK、SCS、S10[0] S10[3]、及Latch这九个脚位。位于芯片100下底面中间的脚位9可以是其中的任一个；若脚位9是VCC脚位或GND脚位，芯片100内部的布线(wiring)将会较为简单。若脚位9是锁存(Latch)脚 位，则存储器芯片100将有机会可兼容于为一般8脚位存储器芯片所设计的电路板，此电路板可提供8个连接位置给脚位I 8，脚位9则不须插在电路板上，此时，与锁存脚位相关的功能将无法使用。存储器芯片100与一般的8脚位存储器芯片尺寸相同，并没有因为多了一个脚位而改变芯片的尺寸，此外，一些8脚位芯片封装本来就会在芯片下底面的中间预留一个额外的脚位空间，而存储器芯片100充分地利用了这个预留的脚位空间。因此，存储器芯片100可以采用8脚位存储器芯片所使用的标准芯片封装规格，可使用既有的封装模具，而不会因为多了脚位9，就得使用客制化的芯片封装。故存储器芯片100与一般的8脚位存储器芯片在封装成本上并不会有太大的差异。图3a-图3c是本实用新型另一实施例的存储器芯片300的上视图、前视图、及下视图，存储器芯片300具有9个脚位，分别标注为I’ 9’。图中还绘示了存储器芯片300的垂直中心轴，此轴在上视图及下视图中以加号(+)表示，在前视图中则以虚线表示。脚位I’ 9’以围绕垂直中心轴的方式设置于存储器芯片300上。它们可以位于存储器芯片300下底面的边缘，也可以位于存储器芯片300的四个侧面上，且脚位I’ 8’可对称地分列于脚位9’的两侧。虽然本实施例的脚位I’ 8’位于存储器芯片300下底面的两个对面的边，但脚位I’ 8’亦可位于存储器芯片300下底面的四个边，每边各两个脚位，或是位于存储器芯片300的两个对面的侧面，每面各四个脚位，或是位于存储器芯片300的四个侧面，每面各两个脚位。脚位9’可以单独占据存储器芯片300的一个边/面，或是与脚位I’ 8’中的一或多个共享存储器芯片300的一个边/面。图4是存储器芯片300与前述的存储器控制器芯片200连接的示意图。图3a-图3c所标注的9个脚位可以包含前述的VCC、GND、SCK、SCS、S10[0] S10[3]、及Latch这九个脚位。脚位9’可以是其中的任一个。存储器芯片300与一般的8脚位存储器芯片尺寸相同，并没有因为多了脚位9’而改变芯片的尺寸，因此，存储器芯片300可以采用8脚位存储器芯片所使用的标准芯片封装规格，可使用既有的封装模具，而不会因为多了脚位9’就得使用客制化的芯片封装。故存储器芯片300与一般的8脚位存储器芯片在封装成本上并不会有·太大的差异。图5 8为图1a-图1c或图3a-图3c的存储器芯片100或300在执行读取(read)运作时，各脚位信号时序图的例子。在图5的例子中，存储器芯片100/300处于串行外围接口 (Serial peripheral interface, SPI)模式,在指令时段503以及地址时段504,以单倍数据率或者双被数据率，分别接收完指令比特501及地址比特502之后，存储器芯片100/300会在虚拟时段(dummy phase) 505将锁存脚位从浮动(floating)电平改变成低电平，并在以双倍的数据率回传数据位时，数据时段507中，存储器额外提供辅助同步频率506给存储器控制器芯片200，以作为额外的同步基础，其中，虚拟时段505和数据时段507之间具有迟滞508。在图6中，存储器芯片100/300处于串行外围接口(Serial peripheralinterface, SPI)模式，在指令时段602以及地址时段603，以双被数据率，分别接收完指令比特及地址比特之后，存储器芯片100/300会在虚拟时段604将锁存脚位从浮动电平改变成低电平，并在以双倍的数据率回传数据位时，数据时段606中，存储器额外提供辅助同步频率605给存储器控制器芯片200，以作为额外的同步基础，其中，虚拟时段604和数据时段606之间具有迟滞607。此外，在图6的例子中，存储器控制器芯片200还会在以双倍的数据率传出指令比特及地址比特时，额外提供辅助同步频率601给存储器芯片100/300，以作为额外的同步基础。在图7的例子中，存储器芯片100/300处于四倍外围接口(Quad peripheralinterface, QPI)模式，在指令时段703以及地址时段704，以单倍数据率或者双倍数据率，分别接收完指令比特701及地址比特702之后，存储器芯片100/300会在虚拟时段705将锁存脚位从浮动电平改变成低电平，并在以双倍的数据率回传数据位时，数据时段708中，额外提供辅助同步频率706给存储器控制器芯片200，以作为额外的同步基础，其中，虚拟时段705以及数据时段708之间具有迟滞709。在图8的例子中，存储器芯片100/300处于QPI模式，在指令时段802以及地址时段803，以双倍数据率，分别接收完指令比特及地址比特之后，存储器芯片100/300会在虚拟时段804将锁存脚位从浮动电平改变成低电平，并在以双倍的数据率回传数据位时，数据时段806中，额外提供辅助同步频率805给存储器控制器芯片200，以作为额外的同步基础，其中，虚拟时段804以及数据时段806之间具有迟滞807。此外，在图8的例子中，存储器控制器芯片200还会在以双倍的数据率传出指令比特及地址比特时，额外提供辅助同步频率801给存储器芯片100/300，以作为额外的同步基础。由于Latch脚位的存在，让存储器芯片100/300或存储器控制器芯片200可透过Latch脚位提供额外的辅助同步频率，此辅助同步频率可确保存储器芯片100/300及存储器控制器芯片200稳定可靠地操作于较高或双倍的数据率。而存储器芯片100/300可在不大幅增加封装成本的前提下，增加此锁存脚位。以上所述仅为本实用新型的较佳实施例，凡依本实用新型权利要求所做的均等变化与修饰，皆应属本 实用新型的涵盖范围。
权利要求1.一种存储器芯片，具有单数个脚位，其特征在于，该单数个脚位中的特定脚位设置于该存储器芯片下底面的中间，剩余的双数个脚位以围绕该特定脚位的方式设置于该存储器芯片上。
2.如权利要求1所述的存储器芯片，其特征在于，该单数个脚位包含有用来传递同步频率的频率脚位及用来传递辅助同步频率的锁存脚位。
3.如权利要求2所述的存储器芯片，其特征在于，当以双倍的数据率传递数据位时，使用该辅助同步频率作为额外的同步基础。
4.如权利要求1所述的存储器芯片，其特征在于，该特定脚位为锁存脚位。
5.如权利要求1所述的存储器芯片，其特征在于，当以双倍的数据率传递数据位时，该特定脚位用来传递一辅助同步频率作为额外的同步基础。
6.如权利要求1所述的存储器芯片，其特征在于，该特定脚位为偏压脚位。
7.如权利要求1所述的存储器芯片，其特征在于，该特定脚位为接地脚位。
8.如权利要求1所述的存储器芯片，其特征在于，该存储器芯片为串行式闪存芯片。
9.如权利要求1所述的存储器芯片，其特征在于，该单数个脚位的总数量为9及17中的一者。
10.一种存储器芯片，具有单数个脚位，其特征在于，该单数个脚位以围绕该存储器芯片的一垂直中心轴的方式设置于该存储器芯片上。
11.如权利要求10所述的存储器芯片，其特征在于，该单数个脚位包含有用来传递同步频率的频率脚位及用来 传递辅助同步频率的锁存脚位。
12.如权利要求11所述的存储器芯片，其特征在于，当以双倍的数据率传递数据位时，使用该辅助同步频率作为额外的同步基础。
13.如权利要求10所述的存储器芯片，其特征在于，该单数个脚位由特定脚位与剩余的双数个脚位所组成，该双数个脚位对称地设置于该特定脚位的两侧。
14.如权利要求10所述的存储器芯片，其特征在于，该存储器芯片为串行式闪存芯片。
15.如权利要求10所述的存储器芯片，其特征在于，该单数个脚位的总数量为9及17中的一者。
专利摘要本实用新型一实施例提供一种存储器芯片，其具有单数个脚位，此单数个脚位中的特定脚位设置于存储器芯片下底面的中间，剩余的双数个脚位以围绕特定脚位的方式设置于存储器芯片上。本实用新型一实施例提供的存储器芯片实施例除了可以维持封装成本不大幅提升，还可让存储器芯片具备额外的新功能。
文档编号H01L23/31GK203118933SQ20122052943
公开日2013年8月7日 申请日期2012年10月16日 优先权日2012年8月1日
发明者苏俊嘉, 李宗远, 周玉珊 申请人:联发科技股份有限公司