专利名称：相变存储器芯片版图结构的制作方法
技术领域：
本发明属于微电子技术领域，涉及一种芯片版图结构，尤其涉及一种相变存储器 芯片版图结构。
背景技术：
相变存储技术颇具发展前景，具有读写速度快、高密度、低功耗、低成本、非易失 性、耐重复擦写次数高，与CMOS工艺兼容等优点。相变存储器利用相变材料在晶态与非晶 态之间转换时呈现出的导电特性差异来存储数据。相变材料在晶态时为低阻态，称为set 状态，代表“0”;非晶态时为高阻态，称为reset状态，代表“1”。相变材料多为硫系非晶半导体材料，如Ge2Sb2Te5(GST),这种材料比较稳定，同时 又具有较快的晶态非晶态转化速度，比较适合于制作相变存储器。通过加热可以诱发GST 相变。在超过GST熔点的温度下短时间加热，该材料可以从晶态转化为非晶态；在低于GST 熔点的温度下长时间加热，该材料可以从非晶态转化为晶态。在电路上，热量是通过电流脉 冲提供的，也就是短时间的大电流脉冲将GST非晶化，长时间的小电流脉冲将GST晶化。相变存储器的基本存储单元包括开关管和存储节点，开关管可以是一个NMOS管， 栅极连接字线(WL)，源极14接地，漏极连接存储节点(GST) 12的一端，GST12的另一端连接 位线(BL) 15。具体版图实现参照图1，相变材料的版形绘制为方形，其下还有一个更小 尺寸的方形为底电极11，相变材料的下端通过底电极与开关管的漏极13相连，相变材料的 上端直接连接作为位线(BL) 15的顶层金属。现有的相变存储器芯片电路包括电流驱动器、带隙基准源电路、锁相环、逻辑控 制、译码器和存储阵列。其中锁相环中的压控振荡器存在振荡噪声，其他数字电路也会引入 数字噪声，如果这些噪声干扰进入模拟电路以及存储阵列，会造成信号失真和读写数据错 误。本版图在布局时充分考虑这些影响，采用不同的电源与地以及保护环，将不同的电路进 行隔离，有效减小了噪声对模拟电路和存储阵列的干扰。
发明内容
本发明所要解决的技术问题是提供一种相变存储器芯片版图结构，有效减小了 压控振荡器噪声以及数字电路的噪声对模拟电路和存储阵列的干扰。为解决上述技术问题，本发明采用如下技术方案一种相变存储器芯片版图结构，所述相变存储器芯片版图包括第一版图区、第二 版图区、第三版图区、第四版图区、第五版图区和第六版图区；所述第一版图区、第二版图 区、第三版图区和第四版图区位于相变存储器芯片版图的中央；所述第一版图区与第二版 图区相连，所述第二版图区与第三版图区相连，所述第二版图区与第四版图区相连，所述第 三版图区与第四版图区相连；所述第五版图区覆盖版图中央、除第一版图区、第二版图区、 第三版图区和第四版图区外的其他空白区域；第六版图区均勻分布在相变存储器芯片版图 的四周和四角。
作为本发明的一种优选方案，所述第一版图区为锁相环版图区，所述锁相环版图 区包括鉴频鉴相器、电荷泵、滤波器、压控振荡器和分频器；所述鉴频鉴相器采用数字电源 与地，所述电荷泵、滤波器采用模拟电源与地，所述压控振荡器、分频器采用振荡电源与地； 所述压控振荡器位于所述第一版图区的角落，同时也位于相变存储器芯片版图中央区的角 落、远离第二版图区、第三版图区和第四版图区，并通过保护环与其它电路隔离。作为本发明的一种优选方案，所述第二版图区为带隙基准源电路和电流驱动电路 版图区；所述带隙基准源电路中的电阻具有较宽宽度，所述较宽宽度为2-5倍于工艺所规 定的最小宽度；并采用交叉匹配的版图技术减小电阻比值匹配误差；所述电流驱动电路版 图区采用独立的电源与地，为存储单元读写操作提供所需的电流。
作为本发明的一种优选方案，所述第三版图区为逻辑控制电路版图区，所述逻辑 控制电路为数字电路。作为本发明的一种优选方案，所述第四版图区为存储阵列和译码器版图区；所述 存储阵列由512bit存储单元构成；所述存储单元由开关管和存储节点构成，所述存储节点 由相变存储材料制作，通过底电极与所述开关管的漏极相连；所述译码器版图区由行译码 和列译码构成。作为本发明的一种优选方案，所述第五版图区为电容版图区，所述电容版图区覆 盖芯片中央区中除去第一至第四版图区的其它空白区域，它连接上述四组不同的电源与 地，起到稳压作用。作为本发明的一种优选方案，所述第六版图区为输入输出接口版图区，包括48个 输入输出接口，均勻分布在所述相变存储器芯片版图的四周。本发明的有益效果在于本发明提出的相变存储器芯片版图结构，芯片版图布局 合理，有效减小了压控振荡器噪声以及数字电路的噪声对模拟电路和存储阵列的干扰。电流驱动电路版图区为存储阵列提供读写操作的编程电流；带隙基准源电路为电 流驱动电路提供基准电压和电流；锁相环为逻辑控制电路提供时钟信号；逻辑控制电路给 出行列地址并控制存储单元的操作；译码器通过行列地址译码选择存储阵列中的存储单 元；电容版图区连接电源与地，起到稳压作用。在版图实现上，将锁相环中产生时钟信号的振荡器布置在角落，并包围较宽的保 护环进行隔离，将数字电路与模拟电路分开布置，并采用四种不同的电源与地，有效地减小 了各部分之间的互相干扰。电容版图区对各电源起到了很好的稳压作用。
图1为存储单元版图结构图。图2为本发明实施例ISOnmCMOS工艺512bit相变存储器芯片版图结构图。
具体实施例方式下面结合附图详细说明本发明的优选实施例。实施例一本发明揭示一种相变存储器芯片版图结构，使得芯片版图布局更加合理。请参阅图2，本实施例以ISOnmCMOS工艺制备的容量为512bit的相变存储器为例，阐述本发明提供的相变存储器芯片版图结构。该相变存储器芯片版图由第一版图区100、第 二版图区200、第三版图区300、第四版图区400、第五版图区500和第六版图区600组成； 第一版图区100、第二版图区200、第三版图区300和第四版图区400位于相变存储器芯片 版图的中央；第一版图区100与第二版图区200相连，第二版图区200与第三版图区300相 连，第二版图区200与第四版图区400相连，第三版图区300与第四版图区400相连；第五 版图区500覆盖版图中央区其它区域；第六版图区600均勻分布在相变存储器芯片版图的 四周和四角。第一版图区100为锁相环版图区，由鉴频鉴相器、电荷泵、滤波器、压控振荡器和 分频器构成；鉴频鉴相器采用数字电源与地，电荷泵、滤波器采用模拟电源与地，压控振荡 器、分频器采用振荡电源与地，减小了锁相环中各模块的互相干扰；压控振荡器位于相变存 储器芯片版图中央区的角落，并由非常宽的保护环将其环绕，减小了压控振荡器噪声对其 它电路的干扰。第二版图区200为带隙基准源电路和电流驱动电路版图区；所述带隙基准源电路 中的电阻具有较宽宽度，所述较宽宽度为2-5倍于工艺所规定的最小宽度(较佳地，所述较 宽宽度为2-4倍于工艺所规定的最小宽度)；并采用交叉匹配技术减小匹配误差，得到具有 较小温度系数的基准源；电流驱动电路版图区采用独立的电源和地，为存储单元读写操作 提供所需的电流，并采用具有较宽宽度的金属层作为电流通路。第三版图区300为逻辑控制电路版图区，该版图区由数字电路构成。第四版图区400为存储阵列和译码器版图区，存储阵列包含512bit存储单元，存 储单元由开关管和存储节点构成，存储节点由相变存储材料制作，通过底电极与开关管的 漏极相连。译码器版图区包含行译码和列译码。第五版图区500为电容版图区，连接四组不同的电源与地，起到稳压作用。第六版图区600为输入输出接口版图区，包括48个输入输出接口版图，均勻分布在所述相变存储器芯片版图的四周。输入输出接口由PAD和ESD构成，作为芯片的静电保 护装置。综上所述，本发明实施例提供的相变存储器芯片版图布局合理，并采用四组不同 的电源与地，以及宽的保护环，减小了振荡器噪声、数字电路的噪声对模拟电路和存储阵列 的干扰。电流驱动电路版图区为存储阵列提供读写操作的编程电流；带隙基准源电路为电 流驱动电路提供基准电压和电流；锁相环为逻辑控制电路提供时钟信号；逻辑控制电路给 出行列地址并控制存储单元的操作；译码器通过行列地址译码选择存储阵列中的存储单 元；电容版图区连接电源与地，起到稳压作用。在版图实现上，将锁相环中产生时钟信号的振荡器布置在角落，并包围较宽的保 护环进行隔离，将数字电路与模拟电路分开布置，并采用四种不同的电源与地，有效地减小 了各部分之间的互相干扰。电容版图区对各电源起到了很好的稳压作用。这里本发明的描述和应用是说明性的，并非想将本发明的范围限制在上述实施例 中。这里所披露的实施例的变形和改变是可能的，对于那些本领域的普通技术人员来说实 施例的替换和等效的各种部件是公知的。本领域技术人员应该清楚的是，在不脱离本发明 的精神或本质特征的情况下，本发明可以以其它形式、结构、布置、比例，以及用其它组件、材料和部件来实现。在不脱离本发明范围和精神的情况下，可以对这里所披露的实施例进行其它变形和改变。
权利要求
一种相变存储器芯片版图结构，其特征在于，所述相变存储器芯片版图包括第一版图区、第二版图区、第三版图区、第四版图区、第五版图区和第六版图区；所述第一版图区、第二版图区、第三版图区和第四版图区位于相变存储器芯片版图的中央；所述第一版图区与第二版图区相连，所述第二版图区与第三版图区相连，所述第二版图区与第四版图区相连，所述第三版图区与第四版图区相连；所述第五版图区覆盖版图中央、除第一版图区、第二版图区、第三版图区和第四版图区外的其他空白区域；第六版图区均匀分布在相变存储器芯片版图的四周和四角。
2.根据权利要求1所述的相变存储器芯片版图结构，其特征在于所述第一版图区为锁相环版图区，所述锁相环版图区包括鉴频鉴相器、电荷泵、滤波 器、压控振荡器和分频器；所述鉴频鉴相器采用数字电源与地，所述电荷泵、滤波器采用模拟电源与地，所述压控 振荡器、分频器采用振荡电源与地；所述压控振荡器位于所述第一版图区的角落，同时也位于相变存储器芯片版图中央区 的角落、远离第二版图区、第三版图区和第四版图区，并通过保护环与其它电路隔离。
3.根据权利要求1所述的相变存储器芯片版图结构，其特征在于所述第二版图区为带隙基准源电路和电流驱动电路版图区；所述带隙基准源电路中的 电阻具有较宽宽度，所述较宽宽度为2-5倍于工艺所规定的最小宽度；并采用交叉匹配的 版图技术减小电阻比值匹配误差；所述电流驱动电路版图区采用独立的电源与地，为存储 单元读写操作提供所需的电流。
4.根据权利要求1所述的相变存储器芯片版图结构，其特征在于所述第三版图区为逻辑控制电路版图区，所述逻辑控制电路为数字电路。
5.根据权利要求1所述的相变存储器芯片版图结构，其特征在于所述第四版图区为存储阵列和译码器版图区；所述存储阵列由512bit存储单元构成； 所述存储单元由开关管和存储节点构成，所述存储节点由相变存储材料制作，通过底电极 与所述开关管的漏极相连；所述译码器版图区由行译码和列译码构成。
6.根据权利要求1所述的相变存储器芯片版图结构，其特征在于所述第五版图区为电容版图区，所述电容版图区覆盖芯片中央区中除去第一至第四版 图区的其它空白区域，它连接上述四组不同的电源与地，起到稳压作用。
7.根据权利要求1所述的相变存储器芯片版图结构，其特征在于所述第六版图区为输入输出接口版图区，包括48个输入输出接口，均勻分布在所述相 变存储器芯片版图的四周。
8.—种相变存储器芯片版图结构，其特征在于，所述相变存储器芯片版图包括第一版 图区、第二版图区、第三版图区、第四版图区、第五版图区和第六版图区；所述第一版图区、第二版图区、第三版图区和第四版图区位于相变存储器芯片版图的 中央；所述第一版图区与第二版图区相连，所述第二版图区与第三版图区相连，所述第二版 图区与第四版图区相连，所述第三版图区与第四版图区相连；所述第五版图区覆盖版图中 央、除第一版图区、第二版图区、第三版图区和第四版图区外的其他空白区域；第六版图区 均勻分布在相变存储器芯片版图的四周和四角；所述第一版图区为锁相环版图区，所述锁相环版图区包括鉴频鉴相器、电荷泵、滤波 器、压控振荡器和分频器；所述鉴频鉴相器采用数字电源与地，所述电荷泵、滤波器采用模 拟电源与地，所述压控振荡器、分频器采用振荡电源与地；所述压控振荡器位于所述第一版 图区的角落，同时也位于相变存储器芯片版图中央区的角落、远离第二版图区、第三版图区 和第四版图区，并通过保护环与其它电路隔离；所述第二版图区为带隙基准源电路和电流驱动电路版图区；所述带隙基准源电路中的 电阻具有较宽宽度，所述较宽宽度为2-5倍于工艺所规定的最小宽度；并采用交叉匹配的 版图技术减小电阻比值匹配误差；所述电流驱动电路版图区采用独立的电源与地，为存储 单元读写操作提供所需的电流；所述第三版图区为逻辑控制电路版图区，所述逻辑控制电路为数字电路； 所述第四版图区为存储阵列和译码器版图区；所述存储阵列由512bit存储单元构成； 所述存储单元由开关管和存储节点构成，所述存储节点由相变存储材料制作，通过底电极 与所述开关管的漏极相连；所述译码器版图区由行译码和列译码构成；所述第五版图区为电容版图区，所述电容版图区覆盖芯片中央区中除去第一至第四版图区的其它空白区域，它连接上述四组不同的电源与地，起到稳压作用；所述第六版图区为输入输出接口版图区，包括48个输入输出接口，均勻分布在所述相 变存储器芯片版图的四周。
全文摘要
本发明揭示了一种相变存储器芯片版图结构，所述相变存储器芯片版图包括第一版图区、第二版图区、第三版图区、第四版图区、第五版图区和第六版图区；第一版图区、第二版图区、第三版图区和第四版图区位于相变存储器芯片版图的中央；第一版图区与第二版图区相连，第二版图区与第三版图区相连，第二版图区与第四版图区相连，第三版图区与第四版图区相连；第五版图区覆盖版图中央、除第一版图区、第二版图区、第三版图区和第四版图区外的其他空白区域；第六版图区均匀分布在相变存储器芯片版图的四周和四角。本发明提出的相变存储器芯片版图结构，芯片版图布局合理，有效减小了压控振荡器噪声以及数字电路的噪声对模拟电路和存储阵列的干扰。
文档编号H01L27/24GK101800237SQ20101010787
公开日2010年8月11日 申请日期2010年2月9日 优先权日2010年2月9日
发明者宋志棠, 王倩, 蔡道林, 陈后鹏 申请人:中国科学院上海微系统与信息技术研究所