用于多管芯nand存储器装置的自动暂停和自动恢复操作的制作方法
【技术领域】
[0001]本文中所述技术的实施例涉及多芯片非易失性存储器，并且更具体地说，涉及在多芯片(多管芯)NAND闪速存储器装置的NAND闪速存储器执行存储器命令期间降低峰值功耗。
【背景技术】
[0002]多NAND装置(多管芯配置)的每管芯峰值功耗应以某种方式控制以便满足用于多NAND装置的总体功耗约束。已用于降低多管芯配置的组合峰值功耗的一个常规方法不利地影响一些NAND存储器操作的总体执行持续时间。
【附图说明】
[0003]在附图中，本文中公开的实施例以示例方式而不是以限制方式示出，其中，相似的标号指类似的元素，以及其中:
图1示出根据本文中公开的主题的NAND闪速存储器的示范实施例的一部分的简化框图；
图2示出根据本文中公开的主题的多芯片NAND闪速存储器的另一示范实施例；
图3示出根据本文中公开的主题，由在执行生成峰值电流事件的操作前自动暂停操作的图2的多芯片NAND闪速存储器的管芯执行的NAND操作的一部分的示范实施例的流程图；
图4示出根据本文中公开的主题，对于示范四管芯多芯片NAND闪速存储器，用于接收来自系统控制器的管芯特定恢复命令的示范定时图；
图5示出根据本文中公开的主题，对于示范四管芯多芯片NAND闪速存储器，用于基于系统生成的时钟的恢复事件的示范定时图；
图6示出根据本文中公开的主题，对于示范四管芯多芯片NAND闪速存储器，用于基于管芯切换的时钟的恢复事件的示范定时图；
图7示出根据本文中公开的主题，对于示范四管芯多芯片NAND闪速存储器，电源管理模式的示范定时图；
图8示出根据本文中公开的主题，对于示范四管芯多芯片NAND闪速存储器，自动暂停和自动恢复模式的示范定时图；以及
图9示出根据本文中公开的主题，对于示范四管芯多芯片NAND闪速存储器，恢复操作命令的示范定时图。
[0004]将领会的是，为了图示的简单和/或清晰，图中所示元素不一定按比例画出。例如，为清晰起见，一些元素的尺寸相对其它元素可能夸大。附图的比例不表示本文中所示各种元素的精确的尺寸和/或尺寸比率。此外，如果认为适当，标号已在图中重复以指示对应和/或类似的元素。
【具体实施方式】
[0005]本文中所述技术的实施例涉及半导体制造，并且更具体地说，涉及制造垂直NAND串。在下面的描述中，为提供本文中公开的实施例的详尽理解而陈述了许多特定的细节。然而，相关领域技术人员将认识到，本文中公开的实施例能够在没有特定细节中的一项或更多项的情况下实践，或者通过其它方法、组件、材料等实践。在其它实例中，熟知的结构、材料或操作未详细示出或描述以免使说明书的方面变得模糊。
[0006]此说明书通篇对“一个实施例”或“一实施例”的引用指结合该实施例描述的特定特征、结构或特性包括在至少一个实施例中。因此，在此说明书通篇各个位置出现的短语“在一个实施例”或“在一实施例中”不一定全部指相同实施例。此外，特定的特征、结构或特性可在一个或多个实施例中以任何适合的方式组合。另外，词语“示范”在本文中用于表示“用作示例、实例或图示”。本文中描述为“示范”的任何实施例不是要视为优选或优于其它实施例。
[0007]各种操作可进而并且以对理解所要求保护的主题最有帮助的方式描述为多个离散操作。然而，描述的顺序不应理解为暗示这些操作一定是顺序相关的。具体地说，无需按呈现的顺序执行这些操作。所述操作可按与所述实施例不同的顺序执行。可执行各种另外的操作，和/或可在另外的实施例中省略所述操作。
[0008]根据本文中公开的主题的实施例，通过在一个或更多个预确定的操作点自动暂停管芯的操作来控制和管理在多NAND管芯的同时操作期间发生的多NAND装置(多管芯配置)的功耗峰值。于是每个NAND管芯被控制以基于确定的系统条件恢复操作，以便由此暂时改变相应管芯的电流/电源峰值，而没有不利地影响一些NAND存储器操作的总体执行持续时间。
[0009]图1示出根据本文中公开的主题的NAND闪速存储器100的示范实施例的一部分的简化框图。在一个示范实施列中，NAND闪速存储器100包括多管芯配置的一部分，诸如但不限于固态存储器阵列或固态驱动器。NAND闪速存储器100已在图1中简化以集中于有助于理解本文中公开的主题的存储器的特征。应理解的是，本领域技术人员知道闪速存储器的内部电路和功能的更详细理解。
[0010]存储器100包括存储器阵列102，存储器阵列102包括以行和列方式布置的多个存储单元。在一个示范实施例中，每个存储单元包括能够保持用于数据的非易失性存储的电荷的浮栅(FG)场效应晶体管。在另一示范实施例中，每个存储单元包括电荷闪速陷阱(CFT)装置结构。通过为浮栅充电，能够在单独基础上为每个单元电编程。存储器阵列102的行成块布置，其中，存储器块是存储器阵列102的某个离散部分。存储单元通常能够被成块擦除。然而，数据可以比存储器块更精细的增量存储在存储器阵列102中。行解码器和列解码器电路130、134将存储器地址解码以访问存储器阵列102中的对应存储器位置。在一个示范实施例中，数据寄存器140和可选的高速缓存寄存器142临时存储从存储器阵列102读取或要写入其中的数据。
[0011]命令、数据和地址信号在被复用以便接收各种信号的装置总线116上提供到I/O控制114。正在接收的各种信号的哪个特定信号由提供到控制逻辑128的控制信号118确定。响应于控制信号118指示命令信号在装置总线116上提供到I/O控制114，命令信号由I/O控制114接收，并且对应命令由命令寄存器120锁存。锁存的命令经内部命令总线122提供到控制逻辑128。控制逻辑128将命令解码，并且对应内部控制信号由控制逻辑128生成以执行请求的命令。响应于控制信号118指示地址信号在装置总线116上提供到I/O控制114，接收地址信号并且在地址寄存器112中锁存对应地址。状态寄存器126用于锁存通过内部状态总线127从控制逻辑128提供到控制寄存器的状态信息。状态信息由控制逻辑128响应于接收请求操作的状态的命令而生成。在一个示范实施例中，控制逻辑128能够包括生成内部时钟以便响应于接收命令而同步NAND闪速存储器100的内部操作的内部振荡器(未不出)。
[0012]在一个示范实施例中，控制逻辑128耦合到晶体管132以提供能够用于指示各种存储器操作的完成的准备/忙信号R/B#，其中，“#”对应于特定管芯标识。R/B#信号一般为高(HIGH)，并且在命令被写入NAND闪速存储器100后转变到低(LOW)。当前存储器操作完成时，R/B#信号转变回高。
[0013]耦合到控制逻辑128的定时器146能够用于为时间延迟定时。如下面将更详细描述的，定时器146能够用于通过多芯片NAND闪速存储器的单独NAND闪速存储器选择性地延迟恢复操作以避免让所有NAND闪速存储器同时开始启动恢复操作。定时器146是常规的，并且能够使用熟知电路和设计实现。控制逻辑128还耦合到多管芯启用(MDE)逻辑150。MDE逻辑接收用于为多芯片应用标识特定NAND闪速存储器100的MDE信号。例如，在具有四个NAND闪速存储器的多芯片应用中，到用于存储器之一的MDE逻辑150的输入能够耦合到供应电压VCC，并且到用于其它存储器的MDE逻辑150的输入能够耦合到接地VSS。基于施加到MDE逻辑150的信号，为控制逻辑128提供用于NAND闪速存储器的标识信息。在使用更大数量的NAND闪速存储器的配置中，能够修改MDE逻辑150以接收更多信号，以便能够独特地标识每个存储器，如本领域熟知的。
[0014]耦合到控制逻辑128的锁存器148用于存储有关NAND闪速存储器100的状态的各种信息。在锁存器148中包括的每个锁存器能够由控制逻辑128设置成第一状态或第二状态。基于锁存器的状态，控制逻辑128能够确定存储器的操作模式(例如，设置成第一状态以指示第一操作模式，以及设置成第二状态以指示第二操作模式)，或者事件是否已发生(例如，在存储器100的初始上电时设置成第一状态，并且在事件已发生后设置成第二状态)。锁存器148是常规的，并且能够如本领域普通技术人员熟知的进行设计和操作。
[0015]在操作中，通过提供控制、命令和地址信号的组合，能够访问存储器阵列102。例如，为执行读取操作，将控制信号118的第一组合提供到控制逻辑128以指示命令信号被施加到装置总线116。控制逻辑128生成内部控制信号以便I/O控制114接收命令信号并且在命令寄存器128中锁存对应地址。控制逻辑128将读取命令解码，并且开始生成用于访问存储器阵列102的内部控制信号。
[0016]将控制信号118的第二组合提供到控制逻辑128