专利名称：用于全响应频道系统的数据错误校正的制作方法
技术领域：
本发明涉及信道(channel)中信号处理的领域，更具体地说，本发明涉及在全响应信道(Full Response Channel)中处理数据错误校正。
在一般以旋转记录媒体为基础的存储系统中，信息码(Information Code)存储在具有一连串同心“轨道”(Track)的盘上。这些轨道由一读取头在该盘表面上检测以进行数据存取。该读取头在定位伺服机构(Positioning ServoMechanism)的控制下可在盘的径向上前后移动，以选择性地将读取头定位在其中的一个轨道上。一旦读写头定位至轨道上，定位伺服机构便可使读取头跟踪所选择的轨道。
存储系统有时会使用模拟峰值检测(Analog Peak Detection)来处理进入的读取数据。然而，当记录密度(Recording Density)增加时，会使模拟峰值检测方式变得不可靠，这是因为在信号传输的过程中，当信道的频宽低于所传输的信号的频宽时，接收端信号中的前后位间会产生信号互扰(Inter-SymbolInterference，ISI)，而当ISI较严重时即导致时序扰动(jitter)，所以随着盘记录密度的提高，ISI导致的时序扰动益趋严重，便增加了锁相的难度。
记录在盘上的数据码有许多种格式，例如NRZ(non-return-to-zero)、NRZI(non-return-to-zero-inverse)，而DVD盘的记录格式便是NRZI形式。参见
图1，所显示的是一已经记录了数据的DVD盘表面的放大图，由此图可观察到，在每条同心的轨道上刻有一定宽度但长短不一且彼此距离不等的凹槽(groove)，通过光信号读取系统在凹槽与未刻蚀的面(Land)上产生不同的反射光量以读取记录在盘上的数据。
在CD/DVD存储系统中，依据现有技术读取的信道(Read Channel)通常有两种不同的结构，即所谓部分响应最大相似(Partical Response MaximumLikelihood，PRML)信道与全响应信道。其中，PRML信道虽可以增加记录密度，然而，此方式需要非常良好的读取信号均衡(Equalization)使其形状符合预定的部分响应目标波形(PR Target Waveform)，而且PR信道无法从信道信号中移除ISI；信道信号被均衡以提供目标脉冲波形，该目标脉冲波形在特定取样点处具有预定值。在目标脉冲波形上的ISI影响被控制在可预期的形式且并入到一种脉冲检测方式，此方式决定了信号脉冲的发生。
此外，PRML信道中在每一时钟周期期间对数据取样信号需要最大相似(ML)检测来还原正确的数据。此最大相似检测通常由维特比检测器(ViterbiDetector)实施。维特比检测器是一种实现维特比算法(Viterbi Algorithm)的装置，由Andrew Viterbi在一九六七年发展此算法。在现有技术中，维特比检测器用于PRML信道结构是熟知的，可参阅美国发明专利第5781590号，发明名称“Partial Response Maximum Likelihood Signal Processing Apparatus”，而在全响应信道中信号可以没有干扰的被还原，也就是全响应信道系统中信号处理不受ISI影响。
在PRML系统中，通过光信号读取系统从盘所获得的重现信号(Reproduced Signal)，会经过PR均衡器与维特比检测器的重现信号处理。参考图2所示，为维特比检测器的结构方块图，该维特比检测器包括一支路矩阵值(Branch Matrix)计算电路10、一加法比较选择(Add/Comparator/Selector)电路11以及一路径存储(Path Memory)单元12。支路矩阵值计算电路10用于接收均衡器输出信号，并计算支路矩阵值B0001、B0002、B0011、B0111、B1001、B1101、B1111、与B1112。加法比较选择电路11用于根据上述的支路矩阵值，得到路径控制信号H000与H111。而路径存储单元12则由路径控制信号H000与H111所控制，并输出检测器输出信号。
支路矩阵值计算电路10需将均衡器输出信号J与至少一个以上的非零均衡目标值计算，例如4个均衡目标值(equalization target values){0，0.25，0.75，1}，并分别输出支路矩阵值B0001、B0002、B0011、B0111、B1001、B1101、B1111、与B1112。其中，在每个时间点下的支路矩阵值分别为B0001＝B0002＝(0-J)2B0011＝B1001＝(0.25-J)2B0111＝B1101＝(0.75-J)2B1111＝B1112＝(1.0-J)2因此，支路矩阵值计算电路10的实施包括4个减法器、4个乘法器、以及4组暂存器。减法器系用以分别计算J-0、J-0.25、J-0.75、以及J-1；接着，经过乘法器的处理之后，将计算出的平方值各自存储于暂存器中。
这些支路矩阵值接着输入至加法比较选择电路11，而支路矩阵值代表实际所得的重现信号在经过均衡器的均衡动作处理后的均衡器输出信号、与理想状况下的均衡处理后的信号的相似与接近的程度。
此外，加法比较选择电路11中使用了6个路径矩阵值P000、P001、P011、P100、P110与P111。加法比较选择电路11藉由接收时间点t的支路矩阵值B0001、B0002、B0011、B0111、B1001、B1101、B1111、与B1112来得到目前的时间点t的路径矩阵值，并执行加法、比较、选择操作来得到路径控制信号H000(t+1)与H111(t+1)的值。
由于在PRML信道中，维特比检测器的支路矩阵值计算电路10与加法比较选择电路11的运算中包含浮点数运算，所以硬件电路的设计需考虑表示浮点数的位数，这直接影响减法器、乘法器、加法器与比较器的复杂程度，以及VLSI实施所占的面积尺寸。
在图3所示的光盘系统读取信道的结构图中，如CD/DVD系统的全响应信道系统20中，从记录媒体6通过光信号读取系统(图未示)所获得的重现信号会被送至均衡器1，为了进行EMF+解调7(Eight to Fourteen Modulation PlusDemodulation)，经过数据限幅器(Data Slicer)2、锁相回路(Phase Lock Loop，PLL)3与取样器(Sampler)4之后可产生出NRZI信号。该NRZI信号有时所包含的错误可轻易地被连续长度限制(Run Length Limited)编码方式所检查，RLL码对数据码中介于每个“1”之间连续“0”的长度来编码信息，RLL编码通常具有两种参数d与k，规定数据串(Data Stream)中连续的1与0的最小与最大连续长度，其中d限制用于控制数据串的高频内容，而k限制用于控制数据串的低频内容。因此，RLL码在信息传递中减少了不断转变(Transition)的次数。
请参考图4，显示一包含错误的重现信号的例子，说明数据码、记录数据波形、相对应的光盘凹槽、理想重现信号、理想NRZI、实际重现信号以及实际NRZI彼此对应关系。在实际重现信号的NRZI中，发生在位置a与c的错误可以容易地检测出，而发生在位置b的错误却无法检测，因为该信号在位置a与c违反了RLL编码，但信号在位置b则没有违反。
一般数字数据在传输、存储、接收与还原时所发生的错误有两种形式。第一种形式为“随机”(Random)错误，为当位值被其相对值所取代时而发生在单一位上；第二种形式为“连续”(Burst)错误，为连续序列的邻近位发生错误，而连续形式错误的长度与频率可能是随机或者是有规律的。在任一种形式中，这些错误的相对发生通常视利用的媒体或信道而定，所以，对于RLL编码错误校正如利用表格(Table)来实施，是很难列出所有违反RLL编码的情况的。
EFM+编码规则规定了必须至少是2、但不能超过10的位区间中不能有转变，也就是坑道到平面(pit-to-Land)或平面到坑道(land-to-pit)的转变。而这些连续长度的限度通常表示为(d，k)＝(2，10)。倘若能够使用RLL编码的特征，则NRZI信号在解调之前将可改正一些错误而改善系统的效能。
本发明的主要目的系将维特比演算法应用至无ISI影响的全响应信道系统中的数据错误校正，特别是包含了CD/DVD系统的所有RLL编码全响应信道系统。
本发明的次要目的系利用维特比演算法实施的数据错误校正电路解决利用表格(Table)无法列出包含违反RLL编码的所有情况。
有鉴于此，本发明在如CD/DVD系统的全响应信道系统中，利用维特比检测器实施RLL编码数据错误校正电路以改正一些NRZI的错误。本发明提供一种数据错误校正方法，将PRML系统中维特比演算法的观念应用至全响应信道系统，而且本发明的实施例针对RLL编码的码限制(Code Constraint)为d＝2的状态来校正NRZI信号中的随机错误。所述方法包括步骤从一存储媒体上获得一读取信号，并将所述读取信号转换为位数据，且所述位数据以NRZI格式记录在所述存储媒体中；以及以维特比检测方式决定所述位数据中位状态的转变是否在一预定连续长度限制区间内发生。
由于CD/DVD d＝2 RLL编码的限制，所以进入维特比检测器的输入序列可从8种可能信道状态，减少为6种可能信道状态，因为其中2种可能信道状态受到RLL编码的限制是不允许的。在全响应信道系统中，NRZI的位值仅为0或1，因此，这使得利用维特比检测器来实施RLL编码数据错误校正电路时，因参考振幅的简化而使其支矩阵值计算电路与加法比较选择电路的复杂度比PRML系统中维特比检测器来得简单，同时使得利用VLSI来实现本发明的实施例可获得更多的效益。
本发明数据错误校正方法及其诸多优点与特征将从下述详细说明及附图中得到进一步的了解，其中图1为一已经记录数据的盘表面的放大图；图2为维特比检测器的结构方块图；图3为光盘系统读取信道的结构图4为一包含错误的RLL编码重现信号的示意图，说明了数据码、记录数据波形、相对应的光盘凹槽、理想重现信号、理想NRZI、实际重现信号以及实际NRZI彼此间的对应关系；图5为本发明数据错误校正较佳实施例的系统结构图；图6为本发明较佳实施例的状态图，其中RLL编码满足码限制d＝2的限制；图7为图6所示状态图的网格图；图8为本发明较佳实施例支路矩阵值计算电路的电路方块图；图9为本发明较佳实施例加法比较选择电路的电路方块图；以及图10为本发明较佳实施例路径存储单元的电路方块图。
本发明将参照含有本发明较佳实施例的所附图面予以充分描述，但在此描述之前应了解熟悉本领域的人士可修改在本文中所描述的发明，同时获得本发明的功效。因此，须了解以下的描述对熟悉本领域技术的人士而言为一广泛的揭示，且其内容不在于限制本发明。
在读取信道中，从一DVD盘上获得的读取信号，其重现的NRZI信号从3T变化到11T，而错误可能发生在任何位置上。由于在RLL编码错误校正的实现上，利用表格列出所有违反RLL编码规则的状况是很困难的。因此，为了设计NRZI错误校正电路，本发明将PRML系统中维特比演算法的观念应用至全响应信道系统中。
本发明提供一种数据错误校正方法，使用于全响应信道系统中，该方法包含从一存储媒体上获得一读取信号，并将此读取信号转换为位数据，而位数据以NRZI格式记录于所述存储媒体，如DVD盘；以及以维特比检测方式(Viterbi Detection Means)决定所述位数据中位状态的转变是否在一预定连续长度限制区间内发生，若违反在预定连续长度限制区间内发生转变，则校正位数据中在该预定连续长度限制区间内发生位状态转变的位值；其中位状态的转变指逻辑“H”转变为逻辑“L”或逻辑“L”转变为逻辑“H”，而预定连续长度限制区间为位状态在连续d个位区间保持逻辑状态不变，在本发明的一种较佳实施例中，以CD/DVD d值为2来举例，其重现的NRZI信号发生3T的机率最高；
其中维特比检测方式的状态图中不包含在预定连续长度限制区间内发生位状态的转变，也就是维特比检测处理位数据的信道状态是满足在NRZI信号中连续d+1个位区间保持逻辑状态不变。
在全响应信道中，因为NRZI的位值为0或1，所以实施NRZI数据错误校正的维特检测器在电路设计上大为简化，尤其是其支路矩阵值计算电路10可由一反相器实施，且在加法比较选择电路11中运算结果数据的表示亦可使用较少的位数。
接着参考图5所示，为本发明数据错误校正较佳实施例的系统结构图。本发明在取样器4与解调装置7之间增加一RLL编码错误校正电路以校正NRZI信号中的一些错误。在本发明的一种较佳实施例中，数据错误校正电路针对RLL编码的码限制d＝2的状况来校正NRZI信号中的随机错误。因此，输入序列若是完全没有结构化的，则这表示会有8种可能的信道状态，即(S000，S001，S010，S011，S100，S101，S110，S111)，而在满足码限制d＝2的RLL编码状况下，两种状态S010与S101是不允许的，而只剩下6种可能的信道状态。
图6则显示本发明较佳实施例的状态图(State Diagram)。在满足RLL编码(2，k)条件，在NRZI＝0时，状态S000保持、状态S100转移到状态S000、状态S110转移到状态S100、状态S111转移到状态S110；在NRZI＝1时，状态S111保持、状态S011转移到状态S111、状态S001转移到状态S011、状态S000转移到状态S001。图7为显示图6的状态图的等效表示网格(Trellis)，其中在时间t的状态S为根据参考振幅(Reference Amplitude)值、而在时间t+1输出位值并转移到下一个状态S。
以下进一步详细说明本发明较佳实施例利用维特检测器实现RLL编码错误校正电路，而使用于上述网格图(Trellis Diagram)所获得的信号。
A.支路矩阵值计算在本发明的较佳实施例中，NRZI信号的值仅为0或1，因此这使得维特比检测器的支路矩阵值计算电路10相对于PRML系统中的设计变得十分简单。在每个时间点下的支路矩阵值分别为B0001＝B0002＝B1001＝B1101＝NRZIB0011＝B0111＝B1111＝B1112＝not NRZI...(1)如此，请参见图8所示，支路矩阵值计算电路10的电路方块图仅由一个反相器101便可实施，而不需减法器与乘法器等。
B.加法比较选择加法比较选择电路11所使用的路径矩阵值P000、P001、P011、P100、P110与P111的初始化如下P000＝P001＝P011＝P100＝P110＝P111＝0初始化动作可在重现操作之前就执行，在重现操作下，请配合参考图9所示，加法比较选择电路11从支路矩阵值计算电路10取得根据方程式(1)所计算先前时间点的支路矩阵值B0001、B0002、B0011、B0111、B1001、B1101、B1111、与B1112，而这些值仅为0或1，并藉由这些支路矩阵值来得到目前时间点的路径矩阵值，且加法比较选择电路11比较了P000(t)+B0001(t)与P100(t)+B0002(t)以及P011(t)+B1111(t)与P111(t)+B1112(t)而决定路径控制信号H000(t)与H111(t)的输出值，如下H000(t)={1whenP100(t)+B0002(t)=0whenP000(t)+B0001(t)]]>min{P000(t)+B0001(t)，P100(t)+B0002(t)}H111(t)={1whenP111(t)+B1112(t)=0whenP011(t)+B1111(t)]]>min{P011(t)+B1111(t)，P111(t)+B1112(t)}加法比较选择电路11便输出路径控制信号H000与H111到路径存储单元12，并且对6个路径矩阵值P000(t+1)、P001(t+1)、P011(t+1)、P100(t+1)、P110(t+1)与P111(t+1)进行更新动作，其计算式如下P000(t+1)＝min{P000(t)+B0001(t)，P100(t)+B0002(t)}；P001(t+1)＝P000(t)+B0011(t)；P011(t+1)＝P001(t)+B0011(t)；P100(t+1)＝P110(t)+B1001(t)；P110(t+1)＝P111(t)+B1101(t)；以及P111(t+1)＝min{P011(t)+B1111(t)，P111(t)+B1112(t)}。
其中，加法比较选择电路11的加法器111、比较器112与选择器113由于运算数据表示的位数减少，而使得其电路的复杂度与所占的电路面积大为减少。
C.路径存储图10显示了路径存储单元12的电路方块图。路径存储单元12包括了n个检测序列切换器(detection sequence switch)211到21n以及6(n-1)个延迟单元221到22n-1分别介于相邻的检测序列切换器之间。每一个延迟单元(delayelement)的输出在延迟一个单元时间后被当作下一级检测序列切换器的输入。而路径控制信号H000与H111从加法比较选择电路11取得以输入到每一个检测序列切换器211到21n，其中检测序列切换器根据图7所示的网格形式(Form of Trellis)切换。
在详细说明本发明的较佳实施例之后，熟悉该项技术的人士可清楚地了解，并在不脱离所附权利要求范围与精神下可进行各种变化与改变，而且本发明亦不受限于说明书的实施例的实施方式，例如维特比检测处理位数据的信道状态在满足连续d+1个位区间是保持逻辑状态不变，d＝2并不是限制本发明实施例的条件。
根据本发明较佳实施例在全响应信道系统中以维特比检测器实施满足码限制d＝2的RLL编码错误校正电路，可使得读取信道中NRZI信号的随机错误被减少或恢复，并且在实验结果上，维特比检测器可减少大约15％的错误。
此外，本发明将维特比检测器应用于无ISI影响的全响应信道中，使其支路矩阵值计算与加法比较选择电路的输入值为0或1，而大幅减化电路设计的复杂度，以及减少电路中位表示的数量，进而使得利用VLSI来实现本发明的实施例可获得更多的实益。
本发明较佳实施例不仅可使用于CD/DVD系统上，而且应用于所有的RLL编码全响应信道系统皆可获致本发明相同的功效。
综上所述，本发明具有诸多优良特性，并解决现有技术在实际应用上的缺失与不便，提出有效的解决方法，完成实用可靠的系统，进而达到新颖且附加经济效益的价值，实已符合发明专利的申请要件，恳请钧局能予详审并赐准专利权益保障，以优惠民生实感德便。
权利要求
1.一种数据错误校正方法，适用于全响应信道系统中，所述方法包含从一存储媒体上获得一读取信号，并将所述读取信号转换为位数据，且所述位数据以NRZI格式记录在所述存储媒体中；以及以维特比检测方式决定所述位数据中位状态的转变是否在一预定连续长度限制区间内发生。
2.如权利要求1所述的数据错误校正方法，其中所述位状态的转变是指逻辑“H”转变为逻辑“L”。
3.如权利要求1所述的数据错误校正方法，其中所述位状态的转变是指逻辑“L”转变为逻辑“H”。
4.如权利要求1或2或3所述的数据错误校正方法，其中所述预定连续长度限制区间为位状态连续d+1个位保持逻辑“H”的状态不变。
5.如权利要求4所述的数据错误校正方法，其中所述d＝2。
6.如权利要求1所述的数据错误校正方法，其中所述位数据的值为0或1。
7.如权利要求6所述的数据错误校正方法，其中所述维特比检测方式包含计算一组支路矩阵值。
8.如权利要求7所述的数据错误校正方法，其中所述支路矩阵值为0或1。
9.如权利要求7所述的数据错误校正方法，其中所述计算支路矩阵值的电路由一反相器实施。
10.如权利要求6或8所述的数据错误校正方法，其中所述位数据的值与所述支路矩阵值用一个位表示。
11.一种数据错误校正方法，适用于全响应信道系统中，所述方法包含从一存储媒体上获得一读取信号，并将所述读取信号转换为位数据；以及以维特比检测方式决定所述位数据中位状态的转变是否在一预定连续长度限制区间内发生。
12.如权利要求11所述的数据错误校正方法，其中所述预定连续长度限制区间为位状态在连续d+1个位区间保持逻辑状态不变。
13.如权利要求12所述的数据错误校正方法，其中所述d＝2。
14.如权利要求11所述的数据错误校正方法，其中所述维特比检测方式所处理的所述位数据值为0或1。
15.如权利要求11或12或14所述的数据错误校正方法，其中所述维特比检测方式的状态图中不包含在所述预定连续长度限制区间内发生位状态的转变。
16.如权利要求15所述的数据错误校正方法，包含校正所述位数据中在所述预定连续长度限制区间内发生位状态转变的位值。
17.如权利要求14所述的数据错误校正方法，其中所述维特比检测方式的支路矩阵值为0或1。
18.如权利要求17所述的数据错误校正方法，其中所述计算支路矩阵值的电路由一反相器实施。
19.如权利要求11所述的数据错误校正方法，其中所述位数据为NRZI格式。
20.如权利要求14或17所述的数据错误校正方法，其中所述位数据的值与所述支路矩阵值用一个位表示。
全文摘要
一种用于全响应信道系统的数据错误校正方法,包括步骤:从一存储媒体上获得一读取信号,并将此读取信号转换为位数据,而位数据以NRZI格式记录在上述存储媒体中,如DVD盘;以及以维特比检测方式决定上述位数据中位状态的转变是否在一预定连续长度限制区间内发生,若违反在预定连续长度限制区间内发生转变,则校正位数据中在该预定连续长度限制区间内发生位状态转变的位值。
文档编号G11B20/18GK1380654SQ0111662
公开日2002年11月20日 申请日期2001年4月17日 优先权日2001年4月17日
发明者谢嘉鸿 申请人:扬智科技股份有限公司