专利名称：用于dram存储器的带有垂直晶体管的写入放大器/读出放大器的制作方法
技术领域：
本发明涉及一种用于动态随机存取存储器DRAM的写入放大器/读出放大器，其上配有垂直晶体管。
动态随机存取存储器(DRAM存储器)是一种存储数字信息的最重要的存储器，每个DRAM存储器包括一个晶体管，用于控制存储电荷的单元和电容器，所述电荷是指已经存入存储器单元的信息。
所述各存储器单元按矩阵形式布置和连接，每个存储器单元具有一个所谓字线和一个位线，所有存储器单元的一行具有同一个字线，或具有两个字线，它们与每两个单元相连接，并且存储器单元矩阵的每行与一个或两个位线相连接。通过激活一个特定的字线，使所有相连接的存储器单元由其位线读出，写入或者刷新(更新)存储器单元的信息内容。刷新对于DRAM存储器是必要的，由于漏电流的存在，特别是在集成的组件上，在电容器内存储的电荷往往会随着时间而丢失。
为了读出存入存储器单元的信息，或者刷新信息，设置写入或者读出电路，它们中的每一个一般与两个位线相连接，这种与两个位线的连接可以比较电荷信息的差别，并且简化对存储器单元内容的运算。
图1是现有技术的读取DRAM存储器单元的写入/读出装置的一个实例。这种电路主要包括一个乘法器A，一个运算子电路B和一个预充电/均衡子电路C。该电路的核心是带有一个触发器的运算子电路B，它由两个晶体管对和同极晶体管构成，即nMOS晶体管T1和T2，或pMOS晶体管T4和T5。在这个实例中所述的写入/读出放大器装置与两个位线相连接，一个是位线BL，一个是基准位线BBL，这里BBL通过接口10与晶体管T1的栅极相连接，而BL通过接口12与晶体管T2的栅极相连接。此外，BBL通过接口11与晶体管T2的源/漏区相连接，而BL通过接口13与晶体管T1的源/漏区相连接。两个晶体管的另一个源/漏区则通过一个SAN接口14与晶体管T3相连接，晶体管T3通过接口15与导线17相连接，后者是传输NSET信号的信号线，该晶体管可以在接地(GND)和NSET信号之间切换。通过地线18和接口16，晶体管T3的另一个源/漏区接地。由晶体管T4和T5构成的第二晶体管对以如上所述的同样的方式与位线BL和BBL相连接，然而在晶体管T6上，由VDD代替了接地。这种现有技术的电路起到将可能的信号状态离析成明确的信号电平进行运算，所述存储单元的内容用逻辑1或逻辑0表示。
乘法器A包括两个晶体管T7和T8，前者用于位线BL，后者用于位线BBL，位线BL通过接口34与晶体管T7的源/漏区相连接，而位线BBL通过接口31与晶体管T8相连接。一个乘法器信号通过MUX线36传输到晶体管T7和T8的接口33和30，于是晶体管导通，在导通期间，在BL或者BBL上的电压通过接口35和32传送。
预充电/均衡子电路C包括三个晶体管T9,T10和T11,BBL通过一个接口40与晶体管T10的源/漏区相连接，而BL通过接口42与晶体管T9的源/漏区相连接。两个晶体管T9和T10的另一个源/漏区通过接口44与VBLEQ信号线46相连接，晶体管T11的源/漏区通过接口41与BBL相连接，并且通过接口43与BL相连接，这三个晶体管T9,T10和T11的每个栅极区都通过接口45与EQ线47相连接。这里所述的电路是作为写入/读出电路的一个说明例子，并不用于限定本发明，由此可以派生出许多变种电路。
DRAM存储器的制造需要较高的支出成本，当今的DRAM存储器实际上主要由集成半导体制成，其中存储单元的布置，字线包含字线控制及位线包含位线控制等集成在一个电路中，该电路成型在一个硅晶体结构上。在制造集成电路消耗的支出中的主要因素是硅晶体可用表面的大小。目前最大的花费投入在如何在尽可能小的芯片表面上容纳确定的存储单元数量及其存储支持逻辑，这种越来越小的需求所要求的花费实际上是一种持续的要求，为此需要持续地优化DRAM存储器的内部结构设计。这种DRAM存储器的结构设计可以达到在小于8F2的可用晶面上生成1G比特量级，其中F是指用光刻技术制造的最小构件尺寸或按平行位线顺序形成的一个网格宽度的一半。响应上述表面越来越小化的趋势，所述位线设计产生了从“叠放式”概念到“开放式”概念的过渡，前者一般两个字线相邻引出，每个均与两个存储器单元相对应，而后者仅采用一个字线，该字线与一行中的每个存储器单元相对应。采用这种方式，一次性比较两个相邻的位线的电荷量是不可能的，为此一个平行的基准位线不作为基准使用。相反，一个基准位线引到另外的单元阵列，目的是将一个相对应的位线的电压能够与一个非对应的基准位线相比较。通过取消第2个平行的位线，缩小了写入/读出放大器的能够支配的闲置面宽度。为了使DRAM存储器单元更小，常规的写入/读出放大器的可用闲置面的字线和位线布置的宽度可以从8F到4F，在又一个实例中，两个位线相叠放置，它们被引到不同的例如条形相邻放置的单元阵列上。
已有的公知写入/读出放大器可能由于减小尺寸导致没有足够的闲置面，为此目前还不可能制成具有新式DRAM存储单元间隔的相邻放置的写入/读出放大器。所以写入/读出电路在芯片上的布置应当努力与更小的单元尺寸的情况相匹配，这种布置又提高了安置写入/读出电路的面积需求，于是进一步使制造每个DRAM存储构件的总投入增加。
本发明的目的是提供一种包括新式现代DRAM存储器的写入/读出电路，它具有宽度仅有4F的更小的网格。
本发明的目的是这样实现的，一个集成写入/读出电路，其中包括根据独立权利要求1所述的DRAM存储器，和采用根据从属权利要求X所述的用于写入/读出电路的集成DRAM存储器的垂直晶体管。
本发明的其他有益的设计、方案和详细情况体现在从属权利要求、说明书及其附图的内容中。
根据本发明的原理，写入/读出电路中至少有一部分所使用的常规晶体管被所谓的垂直晶体管所取代，它们的不同掺杂的区域叠置放置，或者基本上叠置。采用垂直晶体管和采用传统的晶体管相比，能够节约可观的空间，目的是保证在网格中的写入/读出电路装置具有更小的网格宽度。
本发明的集成的写入/读出电路用于运算DRAM存储器中的至少一个位线，在所述的写入/读出电路中至少一个晶体管是采用垂直晶体管。
所述写入/读出电路如传统电路，采用至少两个不同沟道类型晶体管对进行运算，在所述的写入/读出电路中所用的晶体管对中的晶体管可以是采用垂直晶体管。由于所述晶体管对一般构成一个写入/读出电路的核心，采用垂直晶体管，它们仅覆盖足够小的空间，由此可以实现本发明的目的。
为了尽可能节约晶体管对内垂直晶体管装置所用的空间，晶体管具有一个共用的源/漏区，其上能够接受供给的电压(SAN输入，SAP输入)，由于每个晶体管对各有一个晶体管源/漏区，它们共用一个电压，如此能够在芯片上得到进一步简化的必要的硅区。
激励晶体管对导通的在晶体管对上的必要的电压(VDD,GND)也利用晶体管实现，在本发明中这些晶体管也可以是垂直晶体管。
还可以实现进一步简化的电路，一个任意的晶体管对的垂直晶体管或供给这些垂直晶体管对电压的垂直晶体管，具有一个共用的源/漏区。
如图1所示，所述晶体管对的源/漏区与相关的开关晶体管相连接，因此该设备具有一个共用的源/漏区槽，这种垂直晶体管的共用源/漏区可以与一个电压源(VDD或GND)通过一SET导线相连接，根据晶体管的类型，确定或者与NSET,或者与PSET导线相连接。
为了实现节约空间的目的，所述晶体管对最好采用垂直晶体管，其宽度在横向上至少具有一个位线，目的是与所述位线的网格宽度相适应，一个位线的网格宽度是伸长的，一个位线的宽度包括与最近位线的必要的间距，为此，需要保证每个晶体管对所要求的两个晶体管能够相邻放置，例如采用共同的源/漏区的简化形式。
本发明的写入/读出电路最好还具有一个连接至少一个位线的乘法器电路，其中乘法器电路所用的晶体管是垂直晶体管，借助于垂直晶体管实现的写入/读出电路的其他组件能够节约总的空间。并且，乘法器电路也是与预定的网格完全匹配的。
使垂直晶体管的至少一部分连接一个共同的多晶硅栅极区的所有位线，能够进一步节约空间，这里所有位线的“所有”是指与一个确定的写入/读出电路相关的所有位线，并不是指在所述DRAM存储器中使用的所有位线。
垂直晶体管的共同的多晶硅栅极区最好能够与一个乘法器信号源相连接，这样通过这些晶体管的栅极区能够转换通断状态。本发明的写入/读出电路还可以具有一个预充电/均衡子电路，其中预充电/均衡子电路中用的晶体管也可以是垂直晶体管。
本发明的带有垂直晶体管的写入/读出电路的所有三个子电路至少分立制成，特别是当整个写入/读出电路中的所有子电路采用垂直晶体管制成，可以实现具有预定的窄网格的现代DRAM存储器。
所述的预充电/均衡子电路的垂直晶体管的至少部分最好具有一个共同的多晶硅栅极区，根据基本科学原理，不同晶体管的相邻区域通过共同的结构在硅中制成，可以使总结构简单和使空间需求减小。
所述的预充电/均衡子电路的垂直晶体管的共用多晶硅栅极区最好是与一个均衡信号源(EQ)相连接。
所述的预充电/均衡子电路相应于各条位线中至少一条位线具有一个晶体管，所述晶体管的一个源/漏区与一个电压源相连接，所述晶体管的这些源/漏区构成一个共用的源/漏区。
谈到其结构，垂直晶体管最好具有一个位于基片材料上的凸出部，它的侧壁用作沟道，在所述的凸出部上形成一层用作第一源/漏区，该层面向基片的背面的材料掺杂，在基片上紧靠所述凸出部形成的层面向基片的背面的材料掺杂，用作第二源/漏区，并且在所述凸出部的侧壁上和从凸出部的侧壁向第二源/漏区的过渡部分形成多晶硅材料的栅极区。所述多晶硅可以形成一个多晶硅接触区，与栅极区能够相接触。
采用上述优选的垂直晶体管的实例，本发明的电路与常规的利用水平布置的晶体管构成的电路相比，能够显著节约空间。所述凸出部可以这样形成，所述晶体管对的晶体管具有一个宽度，它允许晶体管在位线的宽度网格内插入，也就是说，一个凸出部宽度大约与位线的一半网格宽度相当(因为必须存在间隔)，这里人们也可以采用光刻微小工艺制成所需结构，其他晶体管可以具有一个凸出部，它的宽度大约与一个位线的网格宽度相当，因此凸出部具有共同的网格宽度，直达下一个位线，并且，与两个网格宽度相配合。如果对于每个位线或者位线组，晶体管不是必须两两相邻放置，而是仅一个晶体管，那么最好由两个位线构成。
本发明的写入/读出电路的值得推荐的特点是，该电路与两个位线相连接。一个带有两个位线的装置能够与目前已经有的公开的写入/读出电路的布置相配合，并且简化了现有晶体管对的利用，因为它们由两个位线实现操作。所述位线组可以引至DRAM存储器中的不同的存储器侧。本实例建议，所述两个位线引至一个存储器侧，在这种情况下，在所述写入/读出电路上的两个位线和有关的DRAM存储器的主平面上下叠放，所述位线组与垂直晶体管的连接最好通过基本上垂直的导线实现，该导线由位线组向下伸出直到所述晶体管。
本发明通过采用垂直晶体管作为写入/读出电路的晶体管，构成一个DRAM集成存储器。本发明这种方案的优点将通过对本发明的写入/读出电路的推荐实施例的描述，更明确和容易为人理解。
下面将根据具体实施例对本发明作出详细说明，这些实施例均采用图示方式辅助加以说明。附图如下图1是如上所述的一个用于运算一个DRAM存储器内的位线的普通写入/读出电路；图2是本发明的写入/读出电路的一个运算子电路的推荐实施例；图3和4分别是图2所示集成电路视图的沿剖线Ⅲ和Ⅳ的剖视图；图5是根据本发明推荐的实施例实现的两个位线与一个晶体管对相连接的三维视图；图6是根据本发明的推荐实施例实现的一个乘法器子电路的视图；图7是图6所示乘法器子电路内垂直晶体管视图的沿剖线Ⅶ的剖视图；图8是图6所示乘法器子电路内位线组和两个垂直晶体管叠放视图的沿剖线Ⅷa和Ⅷb的剖视图；图9是本发明的预充电/均衡子电路的一个推荐实施例；图10是图9所示的预充电/均衡子电路的晶体管的沿剖线X的剖视图。
在图2中，展示了根据本发明的运算子电路和写入/读出电路的主要部分。该附图展示了晶体管对的两个不同区域，晶体管的内部布置及在不同掺杂层的差别。图2中所示的装置的多晶硅区域的电路与图1所示的运算电路B相符合，因此相同的结构在各图中采用相同的符号表示。图2中从上面的区域伸出两个垂直叠放的位线BL和BBL，它们通过晶体管T1和T4并且平行于DRAM存储器的平面敷设，由两个位线分别向下垂直连接。图2所示的晶体管T1至T4和T3及T6的多晶硅区域位于剖面线的表面部分，没有剖面线的T1的区域56、T2的区域57、T4的区域60和T5的区域61是n(56,57)掺杂的，或者p(60,61)掺杂的晶体管区域，它们用作晶体管的源/漏区。源/漏区和其周围的多晶硅区域共同嵌入形成在T1、T2和T3(59)的平面n掺杂层，或者形成在T4、T5和T6(63)的p掺杂层上。这种不同多晶硅区的三维结构可以进一步从图3和图4清楚看出，其中图3是沿位线方向的剖视图，图4是沿位线的正交方向的剖视图。如图所示，晶体管T1和T2在基片64上具有p掺杂层，位于其他已制备的结构件之下。由所述基片伸出一个凸出部64a，它的存在保证了根据本发明实现的晶体管的垂直布置。在所述凸出部上具有一个反型掺杂层56(在图3中是n掺杂层)，它用作晶体管的源/漏区。所述凸出部围绕着多晶硅50的所有侧，形成在多晶硅栅极区50a和凸出部64a或层56之间，此外还形成一个氧化层，图中未示出。如图3所示，多晶硅栅极区50a从多晶硅接触区50b转入，用于与位线相接触。其他晶体管T2、T4和T5的结构是相一致的，一部分是掺杂的，它们的结构如图3所示的晶体管T1。
图2和图3表示垂直晶体管T3和T6，它们与电压VDD或者与地电极GND接通，用作垂直晶体管。电压通过地线18或导线VDD28供给晶体管T3或者T6的一个源/漏区58或62上的接点16或26。晶体管T3和T6的多晶硅栅极区54或55垂直放置在一个凸出部上，通过接点15或25及导线17或27与信号线NSET或PSET接通或者断开，由此能够以简单的方式实现图1的电路的SAN或SAP连接14或24。如图1所示，连接接点10,12,20和22将位线与晶体管T1、T2、T4和T5的栅极区相连接，类似的，连接接点11,13,21和23将位线与晶体管T1、T2、T4和T5的第一源/漏区相连接。
将位线与晶体管相连接的具体连接结构以三维视图方式在图5中表示，图5展示了晶体管对T1/T2的一个实施例。同样，各附图中相同的标号代表相同的技术特征。如图所示，多晶硅区50和51围绕着基片伸出部64a和层56、57形成，在图中背后的区域形成一个具有一个上表面的独立的块50b,51b，在该上表面上可以形成接点10和12。接点11和13形成在层57或56上，如图5清楚所示，本发明使用的垂直晶体管的结构是对层56、57进行预定的掺杂，一个在反型掺杂基片64上构成的凸出部64a形成在所述层56、57上，在凸出部之间形成沟道，由凸出部的侧边之间形成层59，还包括第一定向装置及一个凸出部，和必要时部分围绕层56、57的多晶硅区50或51。
图5还展示了两个上下叠放的位线BL和BBL，它们一部分水平延伸接着垂直拐弯，一部分直接垂直竖立用作连接柱10-13。
下面说明采用多级方法实现的连接接点和位线的结构，它由不同的金属化平面沉积而成。首先我们看三个金属化平面80,81和82，它们每个水平延伸，所用的材料例如是钨，所述的位线也是由钨制成，在非金属区中，金属化平面由绝缘材料例如氧化物制成，在三个主要金属化平面之间是绝缘层，例如氧化层。为了使连接接点与晶体管之间的连通得到保障，在这种绝缘层内预先形成接触孔，孔内用金属填充。如图所示的，一个第一绝缘层用标号83表示，一个第二绝缘层用标号84表示，一个第三绝缘层用标号85表示。
图6是根据本发明实现的写入/读出电路的一个乘法器电路的可能的硅晶设计剖视图，这里的两个晶体管T7和T8具有一个共同的多晶硅栅极区65，其源/漏区66、67或68、69相互隔开。两个位线BL和BBL通过晶体管引出，并且与晶体管T8的触点31和32或晶体管T7的触点34和35的源/漏区相连接。两个位线是中断的，其中位线BL通过晶体管T7中断，而位线BBL通过晶体管T8中断，如果晶体管通过信号线36和触点30/33没有被MUX信号激活，则在晶体管T7的接点34和35之间或者在晶体管T8的接点31和32之间没有电流流过，于是位线均是中断的。
图7是图6所示乘法器子电路内垂直晶体管视图的沿剖线Ⅶ的剖视图。从此图仍然可以清楚看出晶体管的垂直结构，在一个基片70附近，形成一个凸出部70a，在凸出部的上面包括一个反型掺杂的层67和一个紧靠凸出部70a的反型掺杂层69。多晶硅区65由基片70通过一个(图中未示出)的氧化层分隔开。
图8是图6所示乘法器子电路内位线组和两个垂直晶体管叠放视图的沿剖线Ⅷa和Ⅷb的剖视图；接点34从位线BL直接伸到下面的晶体管T7的n掺杂区66，位线BL在这个接点后面中断。在图8b中，展示了位线BL的另一接点35，它由晶体管T7的另一n掺杂区引到再次连接的位线BL上。图8c和8d展示了关于位线BBL和接点31和32的类似的情况，这里特别要说明的是，根据闲置可用的金属化表面(右面)的数量和穿过绝缘层的接触孔的数量，接点的可能的设计方案。
图9是本发明的预充电/均衡子电路的一个推荐实施例；如图所示，所有的三个晶体管T9、T10和T11通过一个共同的多晶硅区71相互连接，并且通过接点45与信号EQ的传输导线49相连接。晶体管T9和T10还包括一个共有的源/漏区74，它通过接点44与信号VBLQ的传输导线48相连接。所述的经过电路传输的位线BL和BBL向下分开敷设，位线BL通过接点42与晶体管T9的第二源/漏区72相连接，而位线BBL通过接点40与晶体管T10的第二源/漏区73相连接，位线BL接着通过接点43与晶体管T11的一个源/漏区75相连接，而位线BBL通过接点41与晶体管T11的另一个源/漏区76相连接。
图10是图9所示的预充电/均衡子电路的晶体管的沿剖线X的剖视图。如图所示，这里晶体管是成对形成的，其宽度与在其他实施例中的相同。如前所述，由于采用三个晶体管串联构成的晶体管装置的实现非常具有实用价值，其中每个晶体管可以使用整个网格宽度(例如4F)，因此能够在已有实施例的基础上进行扩展和变换，例如两个位线无需与接点的交错就能实现与本发明的垂直晶体管的上源/漏区相连接，晶体管的基片77内形成一个凸出部77a。
在前面所述的附图中，各绘出两个网格以及两个位线对，为了清楚起见，在DRAM存储器内安置有多个相互邻接的位线，其中第二装置的结构与第一装置的结构完全相同，通过采用如图所示的本发明的两个写入/读出电路，实际上由所有的写入/读出电路具有的确定的信号线路或确定的晶体管器件(例如图2中的多晶硅区54、55或源/漏区59、63)都可以集成在一个DRAM存储器的某一共用区域中，实现总和使用效果。
为了使现代DRAM存储器能够具有更窄的网格，本发明采用垂直晶体管布置方案，下面是本发明的垂直晶体管的优良的技术特性-垂直晶体管仅需要占据极少的平面；-其沟道长度的选择与所使用的光刻技术无关；-用于一个装置的所有的写入/读出放大器可以采用统一的信号，例如SAN、SAP或VBLEQ，这称为没有隔离，即在一个平面上形成一个共同的源/漏区。
与常规的存储器相比较，本发明能够实现单元网格的最小结构尺寸F，在周边部分，以及在写入/读出放大器的区域内，只需占据大约1.5-2F的结构尺寸。由于采用垂直晶体管能够实现高的周期性，目前能够实现写入/读出电路的最小光刻尺寸F。
在已有的DRAM阵列式存储器区域内采用本发明的写入/读出放大器，插入安置垂直晶体管的存储器单元设计的制造，能够仅需很小的工艺和技术投入开销，可以根据存储器单元网格宽度，简单制成垂直的结构，例如分离转换和多重-分隔-字线等。
采用垂直结构，在一个4F网格旁边，沿着本发明的写入/读出放大器的长度方向，可以形成一个总平面布局。于是，可以采用如上所述的环形的或外包层的垂直结构晶体管的实施例，其沟道宽度根据至少双倍的源/漏区的几何宽度而被放大。
下面将简单说明如何制造本发明的写入/读出电路的方法。
首先在底部的基片上预先进行对应的号料的n掺杂或p掺杂处理，接着实行光刻工艺，并且通过腐蚀蚀刻工艺在每个垂直晶体管的凸出部之间形成凹槽或沟，然后，在新形成的表面上通过移植法进行掺杂。在下一步，对垂直晶体管的栅极区进行氧化，从而形成一个氧化层。接着，沉积形成一个多晶硅层，它覆盖整个已形成的结构，之后，进行光刻，由此能够确定预定的控制连接区(例如图5中向后伸出部分清楚展示的，和例如如图2所示的剖面线部分)的外轮廓，然后进行各向异性干腐蚀，形成如图所示的多晶硅区，在多晶硅区上一般具有分隔件，构成位于基片上的垂直晶体管的凸出部，由此形成的竖立结构如图3所示。
为了将不同的电子器件隔离开，垂直晶体管用氧化物填充所有已经形成的沟槽，然后在经过必要的平面化工艺处理之后，例如采用CMP方法，可以在形成的平坦表面上进一步采用光刻工艺加工，借助于光刻处理，形成接触孔83，这些接触孔内用金属例如钨来填充，所述的钨是由氟化钨离析获得的。
下一步骤是通过化学-机械抛光的平面工艺加工，分离出第一金属化平面80，之后采用光刻法和腐蚀步骤的处理获得所需的导线条结构，接着以同样的方式和方法将新的接触孔/氧化层和金属化平面叠加形成在上述已经形成的第一部分上。
所述的金属化平面也可以引向反向的方向，这里不是先分离出金属化平面，而是氧化层。必要时，采用两级法，即通过光刻处理和腐蚀法进行处理，使导线条和接触孔结构浸在氧化物中，然后用适当的金属材料将接触孔和导线条产生的沟槽填充，这里可以使用一种大马式钢生产法。
与常规的制造和形成写入/读出电路需要必要的多个附加步骤相比，制造垂直晶体管和在晶体管上制备金属平面的复杂结构要求较高的开销，然而这是人们赢得微型化程度的提高所必须支出的。
权利要求
1.一种集成化的写入/读出电路，用于运算DRAM存储器中的至少一个位线(BL,BBL)，其特征在于，在所述的写入/读出电路中至少有一个所使用的晶体管是垂直晶体管。
2.根据权利要求1的写入/读出电路，其特征在于，它具有至少两个晶体管对(T1/T2,T4/T5)，每个晶体管对由同样沟道类型的用于运算的晶体管构成，并且所述写入/读出电路中使用的晶体管对(T1/T2,T4/T5)是垂直晶体管(T1,T2,T4,T5)。
3.根据权利要求2的写入/读出电路，其特征在于，每个晶体管对(T1/T2,T4/T5)的所述垂直晶体管具有一个共用的源/漏区(63)。
4.根据权利要求2或3的写入/读出电路，其特征在于，由晶体管构成的用于与电压(VDD,GND)接通的晶体管对(T1/T2,T4/T5)是垂直晶体管(T3,T6)。
5.根据权利要求4的写入/读出电路，其特征在于，每个晶体管对(T1/T2,T4/T5)的垂直晶体管(T1,T2,T4,T5)和用于与电压(VDD,GND)接通的垂直晶体管(T3,T6)具有一个共用的源/漏区(63)。
6.根据权利要求5的写入/读出电路，其特征在于，垂直晶体管(T1,T2,T4,T5,T3,T6)的共用的源/漏区(63)通过一个SET导线(17,27)与一个电压源(VDD,GND)相连接。
7.根据权利要求2-6中任一个的写入/读出电路，其特征在于，晶体管对(T1/T2,T4/T5)的垂直晶体管(T1,T2,T4,T5)在朝向至少一个位线(BL,BBL)的横向方向上具有一个与网格宽度大致相等的宽度。
8.根据权利要求1-7中任一个的写入/读出电路，其特征在于，还包括一个乘法器电路(A)，与至少一个位线(BL,BBL)相连接，在所述乘法器电路(A)中使用的晶体管是垂直晶体管(T7,T8)。
9.根据权利要求8的写入/读出电路，其特征在于，所述乘法器电路(A)的垂直晶体管(T7,T8)的至少一部分具有一个共用的多晶硅栅极区(65)。
10.根据权利要求9的写入/读出电路，其特征在于，垂直晶体管(T7,T8)的共用的多晶硅栅极区(65)与一个乘法器信号源(MUX)相连接。
11.根据权利要求1-10中任一个的写入/读出电路，其特征在于，还具有一个预充电/均衡子电路(C)，在所述预充电/均衡子电路(C)中使用的晶体管是垂直晶体管(T9,T10,T11)。
12.根据权利要求11的写入/读出电路，其特征在于，所述预充电/均衡子电路(C)的垂直晶体管(T9,T10,T11)的至少一部分具有一个共用的多晶硅栅极区(71)。
13.根据权利要求12的写入/读出电路，其特征在于，垂直晶体管的共用的多晶硅栅极区(71)与一个均衡器的信号源(EQ)相连接。
14.根据权利要求11-13中任一个的写入/读出电路，其特征在于，所述预充电/均衡子电路(C)相应于至少一个位线具有一个晶体管(T9,T10)，它的源/漏区与一个电压源(VBLEQ)相连接，并且这个源/漏区构成一个共用的源/漏区(74)。
15.根据权利要求1-14中任一个的写入/读出电路，其特征在于，所述垂直晶体管的基片材料上形成有一个凸出部(64a,70,77)，用作沟道区，一个在所述凸出部(64a)上形成的层(56,57,58,60,61,62,66,67,72,73)的材料经过在基片上反型掺杂处理，用作第一源/漏区，一个在基片上紧靠所述凸出部(64a,70,77)处形成的层(59,63,69,74,76)的材料经过在基片上反型掺杂处理，用作第二源/漏区，还包括一个在凸出部(64a,70,77)的侧壁上和在从凸出部(64a,70,77)的侧壁到第二源/漏区的过渡的多晶硅区(50,52,54,65,71)。
16.根据权利要求15的写入/读出电路，其特征在于，晶体管对(T1/T2,T4/T5)的晶体管上的凸出部(64a,70,77)的宽度与一个位线的网格宽度相匹配。
17.根据权利要求15或16的写入/读出电路，其特征在于，所述晶体管上的凸出部(64a,70,77)的宽度与一个位线的网格宽度相匹配。
18.根据权利要求1-17中任一个的写入/读出电路，其特征在于，所述写入/读出电路与两个位线(BL,BBL)相连接。
19.根据权利要求18的写入/读出电路，其特征在于，所述两个位线(BL,BBL)在写入/读出电路之上，并且所述DRAM存储器的主平面是上下叠放的。
20.根据权利要求1-19中任一个的写入/读出电路，其特征在于，所述位线与垂直晶体管通过基本上是竖立的导线(10,11,12,13,20,21,22,23,31,32,34,35,40,41,42,43)相连接。
21.垂直晶体管用于一个集成的DRAM存储器的所述写入/读出电路中。
全文摘要
随着DRAM存储器的微型化发展,要求写入/读出放大器所占据的空间越来越小,其宽度由4位线网格宽度到两个位线网格宽度。常规的已有写入/读出放大器还可以减小,但可支配空间不能实现中断。因此至今仍然没有成功地将写入/读出放大器按新式DRAM存储器单元所需的间隔一个挨一个布置。根据本发明的原理和教导,将写入/读出放大器中使用的常规晶体管中的至少一部分更换为垂直晶体管,其上不同掺杂区域上下叠放布置,采用垂直晶体管显然比使用常规的晶体管节约空间,使一个写入/读出放大器在网格中的布置能够保障具有尽可能小的网格宽度。
文档编号G11C11/4091GK1311532SQ0111629
公开日2001年9月5日 申请日期2001年2月28日 优先权日2000年2月28日
发明者A·弗雷, W·维贝尔, T·施勒泽尔 申请人:因芬尼昂技术股份公司