专利名称：同步行和列存取操作的方法和装置的制作方法
技术领域：
本发明通常涉及用于同步半导体存储装置中的行和列的存取操作，特别地涉及用于同步高速动态随机存储器中的行和列存取操作。
这些存储装置性能的一个更重要的方面在于总的可使用的数据带宽。影响数据带宽的主要类型的时间延迟被称为存取时间。存取时间的定义是新的地址信息在到达地址总线时与在输入/输出总线上存储数据的可用时之间的延迟。
为了从DRAM存储阵列中读数据或向DRAM存储阵列写数据，使用了多种连续的操作。首先，均衡并预充电位线对。然后，确定所选的字线，以便从位线上读出定址存储单元的充电状态。然后，激活位线读出放大器，以将位线对之间的电压差放大到全逻辑电平。其次，允许列存取通常是n沟道通过晶体管的晶体管或者将位线状态耦合到DRAM读数据放大器和输出端，或者用DRAM写数据输入端的新值重写位线状态。
在几乎所有的DRAM结构中，存储阵列寻址的二维特性是直接地存取外部存储控制器。在异步DRAM结构中，分离的控制信号用于控制行(x地址)和列(y地址)存取操作。在同步DRAM结构中，也可以使用如上所述的分离的行和列控制信号。另外，对于同步DRAM结构来说，可以使用用于行和列控制信号的单个命令路径。
在这些情况中，通常在由行激活命令初始化的DRAM操作的自同步时序的最后阶段执行对位线读出放大器的激活。由y地址解码逻辑控制列存取晶体管，并由与各个读和写命令相关的控制信号起动列存取晶体管。
然而，对于异步和同步DRAM这两种结构来说，最小化位线读出和列存取晶体管起动之间的定时余量(timing margin)的能力受到用于列存取和行存取操作的分离控制路径之间的定时变化的限制。即使在同步设计中，x地址和y地址解码逻辑路径也存在在很大区别。在位线读出完成与列存取晶体管激活开始之间的定时的可变性(variability)包括在x和y地址解码路径之间的可变性、激活位线读出放大器的自同步链的可变性和控制信号中的传送差(flight difference)的时间的总和。即，控制信号从位于分离区中的行和列控制逻辑到达给定的存储阵列，而因此可能具有不同的激活定时。
为了降低DRAM存取时间，并增加可以执行的读和写操作的速率，试着降低操作DRAM所必需的、各个如上所述的序列操作需要的时间是相当重要的。此外，在前一个操作之后尽可能快速地开始各个连续的DRAM存取操作也是同样重要的。
具体地，在位线复位和列激活装置的起动之间的延迟对于纠正DRAM操作和获得低存取等待时间来说是很关键的。如果起动列存取晶体管太早，则可能会破坏在位线上读出的存储单元。直接通过列存取晶体管耦合的位线上的噪音可能引发这种破坏，或者间接通过列存取晶体管驱动的位线和邻近未被选择的位线之间的电容性耦合会引发这种破坏。由于破坏性地读数据，如果破坏了数据，就不能够恢复数据。另一方面，如果起动列存取晶体管太迟，则在存储器存取等待时间中增加了不必要的延迟。另外，不能有效地起动为了随后存取操作而准备的位线的均衡和预充电，以便进行操作直到列存取晶体管截止时停止操作。
因此，需要一种可以起动连续的DRAM存取功能的存储装置，而几乎不存在或没有不必要的延迟，也不会破坏存储单元数据。因此，本发明的目的是实现消除上述提到的缺点或减少上述提到的缺点的至少一部分。
本发明也提供一种用于同步半导体存储器中的行和列存取操作的方法，所述存储器具有位线对、字线、存储单元、读出放大器和用于给读出放大器供电的读出放大器电源阵列。该方法包括步骤产生用于激活至少一条字线的字线定时脉冲；延迟字线定时脉冲第一预定时间；并逻辑地组合字线定时脉冲和第一延迟字线定时脉冲，以提供读出放大器起动信号。所述读出起动信号起动读出放大器电源电路。该方法还包括步骤延迟字线定时脉冲第二预定时间；并逻辑地组合字线定时脉冲和第二延迟字线定时脉冲，以提供列选择起动信号。所述列选择起动信号起动多个列存取装置，其中在起动读出放大器电源电路之后，选中的多个列存取装置被激活预定的时间周期。
图1是异步DRAM结构的示意图(在先技术)；图2是具有共用命令与地址路径的同步DRAM结构的示意图(在先技术)；图3是根据本发明实施例的DRAM结构的示意图；图4是用于图3所示的DRAM结构的定时图表；图5是图3所示的示意图表的可选实施例；和图6也是图3所示的示意图表的可选实施例。
响应激活信号，行控制逻辑装置106根据地址信号112的解码确定(assert)字线114。在互补位线对116上读存储单元113的充电状态。然后，列控制逻辑装置110根据地址信号112的解码确定列选择信号117。列选择信号起动列存取晶体管119。字线114和位线116的相交点是由地址信号112指定的地址。读出放大器118a和其后的输出缓冲器118b通过数据总线从存储阵列中读出该地址，或通过输入缓冲器118c和其后的写驱动器118d将该地址写入存储阵列。
参考图2，一概由数字200表示具有行和列存取操作使用的单个命令路径的同步DRAM结构的已有技术的实现方式。外部存储控制器102向同步前置电路204发送地址信号112和命令信号202。同步前置电路204向行控制逻辑装置106和列控制逻辑装置110提供地址信号112。另外，同步前置电路204向行控制逻辑装置106提供行控制信号104，和向列控制逻辑装置110提供列控制信号108。
行控制逻辑装置106和列控制逻辑装置110以和图1所述的类似方式选中字线114和列选择信号117。除了输入/输出路径206还包括分别用于提供数据的同步传输的输入和输出数据锁存器208和208之外，输入/输出路径206的功能与图1所述的输入/输出路径118类似。同步前置电路204和锁存器208由同一个时钟210锁存。
图1和图2所述的实现方式都要经受位线读出和列存取晶体管激活之间存在的定时不确定性和可变性。降低位线读出和列存取晶体管激活之间的定时不确定性和可变性的一个方法包括在所选存储阵列的周边区域内使这两个操作同步。通过使用基于位线读出放大器激活产生的控制信号来组合列存取晶体管的激活，以便在很大程度上可以降低位线读出和列存取之间的不必要的延迟。这样降低了存储器存取的等待时间，并可以更快的速率执行存储操作。
参考图3，一概由数字300描述根据本发明实施例的DRAM结构。字线定时脉冲信号WTP被耦合到第一延迟单元D1上。第一延迟单元D1的输出被耦合到“与”门电路A1上。字线定时脉冲WTP是“与”门电路A1的第二输入。“与”门电路A1的输出是读出放大器起动信号SAEN，所述信号SAEN被输入到位线读出放大器电源电路302。位线读出放大器电源电路302向读出放大器304供电，以放大通过位线对306的电压。通过可选择地耦合p沟道电源信号SAP和n沟道电源信号SAN在激活的读出周期期间将电源分别提供给正电源电压VDD和接地电源电压VSS，并在预充电周期内将电源提供给位线预充电电压VBLP。
第一延迟单元D1的输出还被耦合到第二延迟单元D2的输入端。第二延迟单元D2的输出端被耦合到第二“与”门电路A2的输入端。字线定时脉冲WTP是“与”门电路A2的第二输入。“与”门电路A2的输出是列选择起动信号CSE。CSE信号与包括预编码列地址信号的整列选择信号GCSLJ通过“与”门电路312(为了简述，仅示出了两个“与”门电路)组合在一起，所述“与”门电路产生局部列选择信号LCSLJ。局部列选择信号LCSLJ依次允许存取合适的列。字线定时脉冲WTP也通过多个“与”门电路314与相关的字线308耦合在一起，以便由预编码的x地址选择合适的字线。
参考图4，示出用于上述电路的定时图。下面将参考图3和4描述电路的操作，以及描述读操作，因为一旦描述了读操作，写操作对于本领域的普通技术人员来说也是显而易见的。响应字线定时脉冲WTP的上升沿，选择的字线上升，导通用于选择的字线上的存储单元的存取晶体管。存储在所选单元中的数据被转存到位线上，并产生所述单元与位线电容之间的共用电荷。在接收字线定时脉冲WTP的延迟T1(由延迟单元D1产生)之后，由读出放大器起动信号SAEN的确定来起动位线读出放大器304。确定读出放大器起动信号SAEN会使得读出放大器电源电路302驱动在读出放大器电源电压干线SAP和SAN上的电压分别从位线预充电电压VBLP达到正电源电压VDD和接地电源电压VSS。一旦起动了读出放大器，在位线上的数据被放大为全摆动(swing)电平。
在确定读出放大器起动信号的延迟T2(由延迟单元D2产生)之后，选中列选择起动信号CSE。列选择起动信号CSE用于限定一组由用于局部列选择的y地址解码逻辑产生的整列选择信号GCSLJ。由列选择起动信号CSE和整列选择信号GCSLJ之间相“与”产生各个DRAM阵列的局部列选择信号LCSLJ。因此，当选中列选择起动信号CSE和选中整列选择信号GCSLJ时，起动了对应的局部列选择信号LCSLJ。局部列选择信号LCSLJ依次起动将局部位线与数据总线耦合在一起的列存取晶体管310。因此，参考图4，在延迟T1和T2之后产生局部列选择信号LCSL1。局部列选择信号LCSL1起动第一列存取晶体管310a。在由字线定时脉冲WTP的下一个上升沿开始的第二读周期内，在延迟T1和T2之后，起动第二局部列选择信号LCSL2。第二局部列选择信号LCSL2起动第二列存取晶体管310b。在本发明中，LCSL2与LCSL1的含义不同仅是为了描述的目的，实际上不是这种情况。
在字线定时脉冲WTP的上升沿的延迟T1和T2之后，激活局部列选择起动信号LCSLJ，并由列选择起动信号CSE的下降沿使局部列选择起动信号LCSLJ无效。在字线定时脉冲WTP的上升沿的延迟T1之后由位线读出放大器电源电路302向读出放大器供电，并由SAEN信号的下降沿使读出放大器不工作。“与”门电路A1和A2确保在响应字线定时脉冲WTP的下降沿时立刻使读出放大器允许信号SAEN和列选择起动信号CSE无效。只要激活字线定时脉冲WTP就起动字线308。
因此，在激活与各个DRAM阵列相关的位线读出放大器之后，使在预定时间周期内各个DRAM阵列中的列存取晶体管的起动同步。需要注意的是可以有选择地编程读出放大器之间的预定延迟，以便获得最优化的读和写性能。
参考图5，一概由数字500描述图3所示的可选实施例。正如前面的实施例所述，由定时控制信号WTP和延迟型的定时控制信号WTP之间的“与”来起动位线读出放大器电源电路302。然而，在本实施例中，列选择起动信号CSE是定时控制信号WTP和比较器502之间的“与”的结果。
比较器502将p沟道或n沟道电源信号SAP和SAN其中之一的电平分别与预定阈值电压VSW相比较。在图5，比较器将p沟道电源信号SAP与阈值电压VSW相比较，所述阈值电压VSW相被设置为具有VBLP和VDD之间的值。当SAP升高到超过阈值电压VSW时，比较器选中相应输出，由此通过门电路A2起动列选择起动信号CSE。列选择起动信号CSE被用于起动如前面实施例所述的列选择信号(未示出)。
在另一个实施例中，与接收p沟道电源信号SAP相反，比较器接收n沟道电源信号SAN，阈值电压VSW被设置为VBLP和VSS之间的值。因此，当n沟道电源信号SAN电压低于预定阈值VSW时，比较器将输出起动的列选择起动信号CSE。列选择起动信号CSE被用于起动如第一实施例所述的列选择信号。
可选地，对于上述任意实施例来说，还可以增加延迟单元504，以在起动列选择起动信号CSE之前提供延迟。
图6中示出了另一个实施例，并一概由数字600来表示。正如前面的实施例所述，由字线定时脉冲WTP和延迟型的字线定时脉冲WTP之间的“与”来合成读出放大器允许信号SAEN。然而，在本实施例中，由字线定时脉冲WTP和延迟型的字线定时脉冲WTP之间的“与”合成列选择起动信号。第二延迟单元D3延迟字线定时脉冲WTP为T1和T2的组合的时间延迟。因此，不像第一实施例，字线定时脉冲直接出现在第二延迟单元D3的输入端。
可以通过在字线定时脉冲WTP和“与”门电路A1的输入端之间插入延迟单元来调整在字线定时脉冲WTP的“非”和位线读出放大电源电路302的起动之间的时间。类似地，可以通过在字线定时脉冲WTP和“与”门电路A2的输入端之间插入延迟单元来调整在字线定时脉冲WTP的“非”和列选择起动信号CSE的“非”之间的时间。
由于通过所有的上述实施例获得对位线读出和列存取之间的同步的更精确的控制，当仅完成部分的位线读出时，可以开始列存取，以便加速读和写操作。虽然参考特定实施例已经描述了本发明，但是会有各种对于本领域的普通技术人员来说是显而易见的修改，而这些修改不会偏离本发明所附的权利要求的精神和范围。此外，本发明适用于组成阵列的任何类型的电子存储器，以及适用与使用独立的、连续的x和y地址段寻址的任何类型的电子存储器。其中包括SRAM和各种EPROM、EEPROM和FRAM之类的非易失性存储器。
权利要求
1.一种用于同步半导体存储器中的行和列存取操作的电路，所述半导体存储器具有位线对、字线、存储单元、读出放大器和用于给所述读出放大器供电的读出放大器电源电路的阵列，所述电路包括(a)第一延迟电路，用于延迟字线定时脉冲第一预定周期；(b)第一逻辑电路，用于逻辑地组合所述字线定时脉冲和所述延迟字线定时脉冲，以产生用于起动读出放大器电源电路的读出放大器允许信号；(c)第二延迟电路，用于延迟所述字线定时脉冲第二预定周期；(d)第二逻辑电路，用于逻辑地组合所述字线定时脉冲和所述第二延迟字线定时脉冲，以产生用于起动所选的多个列存取装置的列选择起动信号，其中选择所述第二预定时间周期，以便在起动读出放大器电源电路之后，激活多个列存取装置。
2.如权利要求1所述的电路，其特征在于所述第一延迟电路是第一延迟单元。
3.如权利要求2所述的电路，其特征在于所述第二延迟电路是第二延迟单元。
4.如权利要求3所述的电路，其特征在于所述第二延迟单元通过所述第一延迟单元与所述字线定时脉冲耦合。
5.如权利要求4所述的电路，其特征在于所述电路还包括多个逻辑电路，用于逻辑地组合所述列选择起动信号和多个列地址信号，以起动所述选择的多个列存取装置。
6.如权利要求3所述的电路，其特征在于所述第二预定时间要比所述第一预定时间长。
7.如权利要求6所述的电路，其特征在于所述电路还包括第三延迟单元，用于在所述字线定时脉冲输入到所述第一逻辑电路之前，延迟所述字线定时脉冲。
8.如权利要求6所述的电路，其特征在于所述电路还包括第三延迟单元，用于在所述字线定时脉冲输入到所述第二逻辑电路之前，延迟所述字线定时脉冲。
9.如权利要求2所述的电路，其特征在于所述第二延迟电路是比较器，所述比较器具有与所述读出放大器电源电路的电源信号耦合的第一输入端，以及与预定阈值电压耦合的第二输入端，所述比较器具有根据在所述第一和第二输入端之间进行的比较而选中的输出端。
10.如权利要求9所述的电路，其特征在于所述第一输入端与所述读出放大器电源电路的p沟道电源信号耦合，以及如果所述p沟道电源信号大于所述阈值，选中所述比较器的所述输出端。
11.如权利要求10所述的电路，其特征在于第三延迟电路耦合在所述比较器的所述输出端和所述第二逻辑电路之间。
12.如权利要求9所述的电路，其特征在于所述第一输入端与所述读出放大器电源电路的n沟道电源信号耦合，以及如果所述n沟道电源信号小于所述阈值时，选中所述比较器的所述输出端。
13.如权利要求12所述的电路，其特征在于第三延迟电路耦合在所述比较器的所述输出端和所述第二逻辑电路之间。
14.一种用于同步半导体存储器中的行和列存取操作的方法，所述半导体存储器具有位线对、字线、存储单元、读出放大器和用于给所述读出放大器供电的读出放大器电源电路的阵列，所述方法包括下列步骤(a)产生用于激活至少一条所述字线的字线定时脉冲；(b)延迟所述字线定时脉冲第一预定时间；(c)逻辑地组合所述字线定时脉冲和所述第一延迟字线定时脉冲，以提供读出放大器起动信号，所述读出起动信号起动所述读出放大器电源电路；(d)延迟所述字线定时脉冲第二预定时间；(e)逻辑地组合所述字线定时脉冲和所述第二延迟字线定时脉冲，以提供列选择起动信号，所述列选择起动信号起动所述多个列存取装置，其中在起动所述读出放大器电源电路之后，所述选中的多个列存取装置被激活预定的时间周期。
15.如权利要求14所述的方法，其特征在于所述列选择起动信号与多个列地址信号逻辑地组合在一起，以起动所述选中的多个列存取装置。
16.如权利要求14所述的方法，其特征在于所述第二预定时间比所述第一预定时间长。
17.如权利要求14所述的方法，其特征在于在所述字线定时脉冲与所述第一延迟字线定时脉冲逻辑组合之前，延迟所述字线定时脉冲。
18.如权利要求14所述的方法，其特征在于在所述字线定时脉冲与所述第二延迟字线定时脉冲逻辑组合之前，延迟所述字线定时脉冲。
19.如权利要求14所述的方法，其特征在于通过将所述字线定时脉冲与第一延迟电路耦合在一起，延迟所述字线定时脉冲第一预定时间。
20.如权利要求19所述的方法，其特征在于通过将所述字线定时脉冲与第二延迟电路耦合在一起，延迟所述字线定时脉冲第二预定时间。
21.如权利要求20所述的方法，其特征在于通过将所述字线定时脉冲与所述第一和第二延迟电路耦合在一起，延迟所述字线定时脉冲第二预定时间。
22.如权利要求21所述的方法，其特征在于所述第二延迟电路是比较器，它具有与所述读出放大器电源电路的电源信号耦合的第一输入端，以及与预定阈值电压耦合的第二输入端，所述比较器具有按照在所述第一和第二输入端之间进行比较而选中的输出端。
23.如权利要求22所述的方法，其特征在于所述比较器的所述第一输入端与所述读出放大器电源电路的p沟道电源信号耦合，以及如果所述p沟道电源信号大于所述阈值，选中所述比较器的输出端。
24.如权利要求23所述的方法，其特征在于第三延迟电路耦合在所述比较器的所述输出端和所述第二逻辑电路之间。
25.如权利要求22所述的方法，其特征在于所述比较器的所述第一输入端与所述读出放大器电源电路的n沟道电源信号耦合，以及如果所述n沟道电源信号小于所述阈值时，选中所述比较器的所述输出端。
26.如权利要求25所述的方法，其特征在于第三延迟电路耦合在所述比较器的所述输出端与所述第二逻辑电路之间。
全文摘要
一种用于同步半导体存储器中的行和列存取操作的电路，所述存储器具有位线对、字线、存储单元、读出放大器和用于给读出放大器供电的读出放大器电源电路阵列。该电路包括第一延迟电路，以用于在第一预定周期延迟字线定时脉冲；第一逻辑电路，用于逻辑组合字线定时脉冲和字线定时脉冲，以产生用于起动读出放大器电源电路的读出放大器起动信号，第二延迟电路，用于在第二预定周期延迟字线定时脉冲，以及第二逻辑电路，用于逻辑组合字线定时脉冲和第二延迟字线定时脉冲，以产生列选择起动信号，用于在选择第二预定时间周期时，起动所选的多个列存取装置，所以在起动读出放大器电源电路之后，所述被选的多个列存取装置被激活。
文档编号G11C8/18GK1447974SQ01814347
公开日2003年10月8日 申请日期2001年7月6日 优先权日2000年7月7日
发明者保罗·德蒙 申请人:睦塞德技术公司