专利名称：地址生成电路的制作方法
技术领域：
本发明涉及一种地址生成电路，特别是一种冗余地址生成电路，用于存储一个RAM(随机存储器)存储单元阵列中的损坏的存储单元的地址(以下称为冗余地址)和在RAM的电源打开时生成冗余地址。
图1(a)是说明传统的地址生成电路的电路图。在此图中，41是包含PMOS晶体管的第一开关晶体管、42是熔丝元件、43是锁存电路、44是倒相器和45是电源接通复位电路。
在图1(a)所示的传统的地址生成电路中，第一开关晶体管41和熔丝元件42在电源VDD和地VSS之间依次串联。锁存电路43包括两个倒相器。一个倒相器的输入端和另一个倒相器的输出端相互连接。锁存电路43的输入节点连接到第一开关晶体管41和熔丝元件42的连接节点A，而相对侧的输出节点连接到倒相器44。
电源接通复位电路45输出复位信号RES。复位信号RES输入到第一开关晶体管41的栅极。熔丝元件42根据要生成的地址选择有选择的设置在切断状态或非切断状态。由此，可以存储二进制信息。
图1(b)是输入到第一开关晶体管41栅极的复位信号RES波形的波形图。在此图中，横轴t表示时间，竖轴V表示电压，t0表示电源接通时的时间。
如图1(b)所示，当在时间t0接通电源时，电源VDD的电势随时间的流逝而上升。当VDD到达预定的电源电压，例如3.3V时，保持该电源电压。同时，电源电压复位电路45响应电源电压电平的增加而工作，并输出复位信号RES。复位信号RES保持在地电势，直到从时间t0(t0表示电源接通时的时间)延迟预定时间的时间t1，在时间t1以后，复位信号RES的波形跟随电源VDD的电平上升。也就是说，复位信号RES具有这样一种波形，即如图1(b)所示电平在时间t1像台阶一样上升。
接下来，将参照图1(b)的复位信号RES的波形解释图1(a)的地址生成电路的操作。
因为电源接通以后复位信号RES从时间t0保持在地电势直到时间t1，第一开关晶体管41导通。因此，电荷从电源VDD供应到节点A，由此节点A保持在某一正电势。
在时间t1，如图1(b)所示复位信号RES的电平像台阶一样上升，由此第一开关晶体管41关闭。因此，当熔丝元件42处于非切断状态时，在节点A积累的电荷经熔丝元件42转移到地VSS，锁存电路43的输入节点保持在地电势。同时，当熔丝元件42处于切断状态时，一定的电荷保持在节点A，锁存电路43输入节点的电势保持在某一正电势。
因此，在电源接通以后，根据熔丝元件42的切断或非切断状态，H电平或L电平锁定在锁存电路43。当熔丝元件42设置在切断状态时，H电平信号从锁存电路43输出到倒相器44。当熔丝元件42设置在非切断状态时，L电平信号输出到倒相器44。相应的，存储在地址生成电路的地址(二进制信息)经倒相器44输出。
但是，在上述传统的地址生成电路中，在电源从接通到关闭的期间内，在熔丝元件42的切断状态下，相应于电源电压的大电压总是施加在熔丝元件42的两端。从而，少量的电流稳定的流过熔丝元件42。
也就是说，熔丝元件42即使在切断状态下也具有实际大约几M□的电阻。因此，即使熔丝元件42处于切断状态，也稳定的形成途经锁存电路43的输入节点、熔丝元件42和地VSS的电流通路。因为熔丝元件42处于切断状态时，锁存电路43的输入节点在H电平，在锁存电路43的输入节点(H电平)和地VSS之间有少量的漏电流，并稳定的流入切断状态下的熔丝元件42。
由于这种稳定的漏电流，会对熔丝元件42的材料(例如，铝、铜)造成辉光回退现象(glow-back phenomenon)。当电源开关周期多次重复时，切断状态的熔丝元件42由于辉光回退现象逐渐变化之后再次连接，因而电阻值下降。结果，即使熔丝处于切断状态也会出现这样的问题，即由于对熔丝切断信息的错误数据闩锁，会产生相应于熔丝非切断状态的地址。
此外，作为本发明的相关技术，在日本专利8-321197中公开了一种熔丝ROM电路。
熔丝ROM电路具有ROM单元，其中第一开关晶体管和第二开关晶体管在电源VDD和地VSS之间依次串联。第一开关晶体管和第二开关晶体管的连接节点连接到锁存电路的节点。熔丝ROM电路还具有栅极控制电路，该栅极控制电路输出一控制信号用于控制第一开关晶体管和第二开关晶体管的开/关状态。
在电源接通以后和电源VDD的电平稳定在预定电压，例如3.3V以后，栅极控制电路控制第一开关晶体管和第二开关晶体管的开/关状态。因此，电源接通以后需要较长的时间将熔丝元件的切断信息锁存在锁存电路。
本发明另一个更具体的目的在于提供一种地址生成电路，包括第一开关晶体管，一端连接到电源，另一端连接到第一节点；第二开关晶体管，一端连接到所述第一节点，另一个端连接到第二节点；熔丝单元，一端连接到所述第二节点，另一端接地；电源接通复位电路，输出用于控制所述第一开关晶体管开/关状态的第一复位信号和用于控制所述第二开关晶体管开/关状态的第二复位信号；和锁存电路，输入端连接到所述第一节点，所述锁存电路锁存和输出对应于所述熔丝元件切断或非切断状态的预定电势，其中在紧邻电源接通之后的第一时期内所述第一复位信号导通所述第一开关晶体管，并在所述第一时期结束后将所述第一开关晶体管总是保持在关状态，其中在所述第一时期之后的至少第二时期内所述第二复位信号导通所述第二开关晶体管，并在所述第二时期结束后将所述第二开关晶体管总是保持在关状态。
因为本发明的第二开关晶体管可以根据第二复位信号关闭，所以在电源从开到关的时期内可以防止地和锁存电路输入端之间稳定形成的电流通路。
因此，可以防止漏电流稳定流过切断状态下的熔丝元件。此外，也可以防止切断的熔丝元件由于辉光回退现象而再次连接。而且，通过精确的锁存熔丝的切断信息来输出精确的地址。
图1(b)是说明复位信号RES波形的波形图。
图2是本发明的地址生成电路的示意图。
图3(a)是本发明第一实施例的地址生成电路的示意图。
图3(b)是说明第一复位信号RES1波形的波形图。
图4是本发明第二实施例的地址生成电路的示意图。
图5是本发明第三实施例的地址生成电路的示意图。
图6是本发明第四实施例的地址生成电路的示意图。
图7是本发明第五实施例的地址生成电路的示意图。
图8(a)是本发明第六实施例的地址生成电路的示意图。
图8(b)是说明第一、第二和第三复位信号RES1、RES2和RES3波形的波形图。
图9是说明本发明第六实施例的地址生成电路的一种变型的图。
在本发明的地址生成电路中，电源VDD、第一开关晶体管1、第二开关晶体管2、熔丝元件3和地VSS依次串联。第一开关晶体管1和第二开关晶体管2的连接节点连接到锁存电路4的输入端。而且，电源接通复位电路5输出用于控制第一开关晶体管1开/关状态的第一复位信号RES1和用于控制第二开关晶体管开/关状态的第二复位信号RES2。
第一复位信号RES1是一种控制信号，用于在紧邻电源接通之后的第一时期内导通第一开关晶体管1，并在第一时期结束后稳定的关闭第一开关晶体管1。
第二复位信号RES2是一种控制信号，用于在第一时期之后的至少第二时期内导通第二开关晶体管2，并至少在第二时期结束后关闭第二开关晶体管2。
将解释本发明的地址生成电路的操作。
在电源接通之后的第一时期内，第一开关晶体管1根据第一复位信号RES1导通。此后，电荷从电源供应到第一开关晶体管1和第二开关晶体管2的连接节点A。然后节点A被维持在某一正电势。
在第二时期内，第一开关晶体管1根据第一复位信号RES1关闭，第二开关晶体管2根据第二复位信号RES2导通。
因此，当熔丝元件3处于非切断状态时，在节点A积累的电荷经第二开关晶体管2和熔丝元件3转移到地VSS。相应的，节点A处于地电势。但是，当熔丝元件3处于切断状态时，一定量的电荷被保持在节点A，从而节点A保持在某一正电势。
在第二时期以后，第一开关晶体管1关闭，第二开关晶体管2也根据第二复位信号RES2关闭。因此，连接节点A由第一开关晶体管1和第二开关晶体管2与电源VDD和地VSS隔开。
相应的，熔丝元件3处于非切断状态时，连接节点A在地电势，因此锁存电路4的输入终端设置在地电势。另一方面，熔丝元件3处于切断状态时，连接节点A保持在某一正电势，因此锁存电路4的输入终端设置在某一正电势。
相应的，电源接通以后，根据熔丝元件3的切断或非切断状态H电平或L电平锁存在锁存电路4。熔丝元件3处于切断状态时，H电平信号从锁存电路4输出。但是，熔丝元件3处于非切断状态时，输出L电平。由此，输出地址生成电路中存储的地址(二进制信息)。
因此，本发明的地址生成电路可以防止电源从打开到关闭期间在锁存电路4的输入端和地VSS之间稳定地形成电流通路，因为第二时期以后总是根据第二复位信号RES2关闭第二开关晶体管2。此外，本发明还可以防止稳定的漏电流流过熔丝元件3，即使熔丝元件3处于切断状态时。
因此，本发明的地址生成电路可以防止切断状态的熔丝元件由于辉光回退现象而再次连接。同样，可以精确的锁存熔丝的切断信息和输出精确的地址。第一实施例图3是本发明第一实施例的地址生成电路的示意图。
图3(a)是根据本发明第一实施例的地址生成电路的电路图。在此图中，附图标记11是PMOS晶体管；附图标记12是NMOS晶体管；附图标记13是熔丝元件；附图标记14是锁存电路；附图标记15是形成锁存电路的第一倒相器；附图标记16是形成锁存电路的第二倒相器；附图标记17是第三倒相器；和附图标记18是电源接通复位电路。
在图3(a)中，PMOS晶体管11、NMOS晶体管12和熔丝元件13在电源VDD和地VSS之间依次串联。锁存电路14包括第一倒相器15和第二倒相器16，一个倒相器的输入端与另一个倒相器的输出端相互连接。PMOS晶体管11和NMOS晶体管12的连接节点A连接到锁存电路14的输入节点。锁存电路14相对侧的输出节点连接到第三倒相器17。
需要确定PMOS晶体管11和NMOS晶体管12大小，从而使得当PMOS晶体管11和NMOS晶体管12都处于导通状态和熔丝元件13处于非切断状态时，(即，直通电流从电源VDD流向地VSS时)连接节点A的电势变得小于锁存电路14的输入阈值。
特别是，当锁存电路14的阈值等于VDD/2时，希望将PMOS晶体管11的大小(例如，栅电极的宽度)和NMOS晶体管12的大小设计成PMOS晶体管11的导通电阻变成大于NMOS晶体管12的导通电阻和非切断状态下的熔丝元件13电阻的总和。
而且，熔丝元件13由例如铝和铜的材料形成。
电源接通复位电路18输出第一复位信号RES1用户开/关控制PMOS晶体管11的栅极，还输出第二复位信号RES2用于开/关控制NMOS晶体管12。
图3(b)是说明从电源接通复位电路18输出的第一复位信号RES1和第二复位信号RES2波形的波形图。在此图中，横轴t表示时间，竖轴V表示电压，t0表示电源接通时的时间。
也如图3(b)所示，当在时间t0接通电源时，电源VDD的电势随时间的流逝而上升，当VDD到达预定的电源电压，例如3.3V时，该电势保持在该电源电压。
另外，电源电压复位电路18响应电源VDD电平的增加而工作，并输出第一复位信号RES1。第一复位信号RES1保持在地电势，直到从时间t0(t0表示电源接通时的时间)延迟预定时间的时间t1，在时间t1以后，第一复位信号RES1的波形跟随电源VDD的电平上升。也就是说，第一复位信号RES1具有这样一种波形，即如图3(b)所示电平在时间t1像台阶一样上升。
确定时间t1以确保此时的电源VDD电平大于PMOS晶体管11阈值Vth，p的绝对值。
另外，电源电压复位电路18响应上述电源VDD电平的增加而工作，并输出第二复位信号RES2。第二复位信号RES2在从时间t0到时间t2的期间内跟随电源VDD的电平上升，并从时间t1开始延迟预定时间，并在时间t2以后具有保持在地电势的波形。也就是说，第二复位信号RES2具有这样一种波形，即如图3(b)所示电平在时间t2像台阶一样下降。
确定时间t2以确保提供这样的结果，即电源VDD的电平高于NMOS晶体管12的阈值Vth，n，并且从时间t1开始的时间差比锁存电路14的数据确定时间长。因为锁存电路14的数据确定时间通常在大约几十个纳秒到几十个皮秒的范围内，最好为时间t1和t2之间的时间差预留至少几十个纳秒。
将参照图3(b)所示的第一和第二复位信号RES1、RES2的波形解释图3(a)的地址生成电路的操作。
电源接通以后，第一复位信号RES1从时间t0到时间t1的期间内保持在地电势直到时间t1。因此，PMOS开关晶体管11导通。同时，因为第二复位信号RES2的电平跟随电源VDD的电平上升，并输出高于NMOS晶体管12的阈值电压的正电势，NMOS晶体管12导通。
相应的，电荷从电源VDD供应到节点A，由此节点A保持在高于锁存电路14输入阈值的某一正电势。
接下来，在从时间t1到时间t2的期间内，第一复位信号RES1像台阶一样上升到一电平并输出该高于PMOS晶体管11阈值的绝对值的电平。在这种情况下，PMOS开关晶体管11的栅极和源极之间的电势差VGS(VGS＝RES1-VDD)变成0V并且其绝对值小于阈值Vth，p的绝对值。因此PMOS晶体管11关闭。
第二复位信号RES2电平随电源VDD的电平的上升而上升。并输出高于NMOS晶体管12的阈值电压的正电势。因此，NMOS晶体管12保持在导通状态。
相应的，当熔丝元件13处于非切断状态时，累积在连接节点A的电荷经NMOS晶体管12和熔丝元件13转移到地VSS。从而，锁存电路14的输入节点保持在地电势。另一方面，当熔丝元件13处于切断状态时，一定的电荷保持在连接节点A并且锁存电路输入节点的电势保持在某一正电势。
另外，时间t2以后，第一复位信号RES1的电平保持在高于PMOS晶体管11阈值电压绝对值的正电势。从而关闭PMOS晶体管11。因为第二复位信号RES2的电平像台阶一样下降并保持在地电势，NMOS晶体管12关闭。因此，连接节点A被PMOS晶体管11和NMOS晶体管12与电源VDD和地VSS隔开。
因此，当熔丝元件13处于非切断状态时，连接节点A在地电势，锁存电路14的输入节点设置在地电势。但是，熔丝元件3处于切断状态时，连接节点A保持在高于锁存电路14输入阈值的某一正电势。因此锁存电路14的输入节点设置在该正电势。
相应的，电源接通以后，根据熔丝元件13的切断或非切断状态H电平或L电平锁存在锁存电路14。熔丝元件13处于切断状态时，L电平信号从锁存电路14输出。熔丝元件13处于非切断状态时，输出H电平。锁存电路14的输出信号输入到第三倒相器17并且该信号被第三倒相器17倒相并作为地址生成电路中存储的地址(二进制信息)输出。
根据本发明的第一实施例，在时间t2后的期间内，根据第二复位信号RES2，NMOS晶体管12总是被关断。当NMOS晶体管12被关断时，途经锁存电路14的输入节点，熔丝元件13和地电位VSS的电源通路被切断。
因此，可以防止从电源打开到关闭期间在锁存电路14的输入端和地VSS之间稳定地形成电流通路。因此，即使熔丝元件13处于切断状态时，可以防止稳定的漏电流流过熔丝元件13。
因此，根据第一实施例的地址生成电路，可以防止切断状态的熔丝元件由于辉光回退现象而再次连接，可以通过精确地锁存熔丝的切断信息可以输出精确的地址。第二实施例图4是本发明第二实施例的地址生成电路的示意图。本发明的第二实施例提供了第一实施例中电源接通复位电路的电路实例。
在此图中，图3中公开的元件用相同的附图标记表示。此外，附图标记19是倒相器；附图标记20是源极和漏极端接的晶体管；附图标记21是PMOS晶体管；和附图标记32是倒相器延迟电路。
如图4所示，第二实施例的电源接通复位电路18具有包含两个PMOS晶体管21的结构，这两个PMOS晶体管21的源极和漏极彼此连接，并在电源VDD和地VSS之间并行连接。一个PMOS晶体管的栅极连接到漏极形成二极管晶体管。
而且，电源接通复位电路18具有包含多个倒相器19的结构，这些倒相器19从两个PMOS晶体管21漏极侧的连接节点B串联。源极和漏极端接的晶体管20的栅极连接到倒相器之间的每个连接节点。端接的源极和漏极连接到电源VDD或地VSS。利用每个晶体管20，为每个连接节点形成与电源VDD或地VSS相连的电容。
从节点B开始的偶数级的输出节点C连接到PMOS晶体管11的栅极。第一复位信号从节点C输出。包含多个倒相器的倒相器组在节点C的下一级串联并形成倒相器延迟电路32。奇数级的输出节点D连接到NMOS晶体管12的栅极。第二复位信号从节点D输出。
将根据图3的电源接通复位电路结构解释第一和第二复位信号的波形。
在时间t0以后的特定时期内(t0是电源接通时的时间)，节点C通过电容连接到地VSS，从而节点C的电势固定在地电势。
因为节点B经PMOS晶体管21连接到电源VDD，时间t0以后，根据电源VDD的上升水平，节点B的电势随着时间的推移而上升。在这种情况下，节点B的电势比电源VDD的电平低一个等于形成二极管晶体管的PMOS晶体管21的阈值的绝对值的值。
当节点B的电势高于形成第一级倒相器的NMOS晶体管的阈值时，第一级倒相器启动以输出L电平信号。也就是说，当电源VDD的电平与形成二极管晶体管的PMOS晶体管21阈值的绝对值和形成第一级倒相器的NMOS晶体管的阈值的总和匹配时，启动第一级倒相器。
L电平信号输入到下一级的倒相器。此后，依次启动串联的多个倒相器。这些倒相器形成倒相器组。
响应倒相器的启动，节点C(它是偶数级倒相器的输出节点)在时间t1像台阶一样上升并变成H电平。从时间t0到时间t1的时延是对应于从节点B到节点C的倒相器级数的时间。相应的，输出图3(b)所示的第一复位信号RES1的波形。
因此，图3(b)中第一复位信号的时间t1被根据形成图4的二极管晶体管的PMOS晶体管21的阈值、形成图4的电源接通复位电路的第一级倒相器的NMOS晶体管阈值、和从节点B到节点C的倒相器的级数确定。
另一方面，因为节点D具有与电源VDD相连的电容，时间t0以后，节点D的电势随着时间的流逝随着电源VDD电平的上升而上升。
当节点C的电平如上所述在时间t1变成H电平时，H电平信号输入到与节点C相连的下一级倒相器。此后，依次启动串联的多个倒相器。这些倒相器形成倒相器组。
响应倒相器的启动，节点D(它是奇数级倒相器的输出节点)在时间t2下降并变成L电平。从时间t1到时间t2的时延是对应于从节点C到节点D的倒相器级数的时间。相应的，输出图3(b)所示的第二复位信号RES2的波形。
因此，根据图4电源接通复位电路的从节点C到节点D的倒相器的级数确定图3(b)中第二复位信号的时间t2。
图4中由每个晶体管20产生的电容耦合还具有从电源接通到关闭期间稳定倒相器之间连接节点电势的功能。第三实施例图5是本发明第三实施例的地址生成电路的示意图。在此图中，类似于图2公开的元件用相同的附图标记表示。另外，附图标记22是第一电源接通复位电路；附图标记23是第二电源接通复位电路；附图标记24是具有低阈值的NMOS晶体管；附图标记25是具有高阈值的NMOS晶体管和附图标记26是PMOS晶体管。
本发明第三实施例的地址生成电路具有大致类似于第一和第二实施例的结构。但是，第三实施例的地址生成电路的区别在于电源接通复位电路的结构。
如图5所示，第三实施例的电源接通复位电路包括第一电源接通复位电路22，用于输出控制PMOS晶体管11栅极开关状态的第一复位信号RES1；和第二电源接通复位电路23，用于输出控制NMOS晶体管12栅极开关状态的第二复位信号RES2。
电源接通复位电路22、23的电路结构大致类似于第二实施例。但是，第三实施例的电源接通复位电路22、23设计成至少第二电源接通复位电路23中形成二极管晶体管的PMOS晶体管26阈值的绝对值和形成第一级倒相器的NMOS晶体管25的阈值的总和大于第一电源接通复位电路22中PMOS晶体管21阈值的绝对值和形成第一级倒相器的NMOS晶体管24的阈值的总和。
而且，第一电源接通复位电路22包括一个由偶数级的倒相器串联形成的倒相器组和第二电源接通复位电路23包括一个由奇数级倒相器串联形成的倒相器组。
如上所述，电源接通以后电源接通复位电路的第一级倒相器启动所需的时间依赖形成二极管晶体管的PMOS晶体管的阈值和形成第一级倒相器的NMOS晶体管的阈值。
因此，通过适当调整第一和第二电源接通复位电路22、23的PMOS晶体管21、26(形成二极管晶体管)和NMOS晶体管24、25(形成第一级倒相器)的阈值将从时间t0到时间t1和从时间t1到时间t2的时间差分别设置到预定值。
例如，当形成二极管晶体管的PMOS晶体管21、26的阈值在第一和第二电源接通复位电路22、23中彼此相同，形成第一级倒相器的NMOS晶体管24的阈值被设置成低于NMOS晶体管25的阈值。
当形成二极管晶体管的NMOS晶体管24、25的阈值在第一和第二电源接通复位电路22、23中彼此相同，PMOS晶体管21阈值的绝对值被设置成低于PMOS晶体管26阈值的绝对值。
因此，第一和第二电源接通复位电路22、23可以输出图3(b)所示的第一复位信号RES1和第二复位信号RES2的波形。
在相应晶体管的制造过程中，通过调整栅极绝缘薄膜的薄膜厚度和沟道渗杂处理中的离子注入量等等实现晶体管阈值的调整。
至于第三实施例的第一电源接通复位电路22中形成第一级倒相器的NMOS晶体管24，让一个晶体管的阈值等于第二实施例的电源接通复位电路中形成第一级倒相器的NMOS晶体管的阈值，并且基本上具有与该NMOS晶体管相同的结构就足够了。
而且，至于第三实施例的第一电源接通复位电路22中形成二极管晶体管的PMOS晶体管21，使一个晶体管的阈值等于第二实施例的电源接通复位电路中形成二极管晶体管的PMOS晶体管的阈值并且基本上具有与该PMOS晶体管相同的结构就足够了。
在第一和第二电源接通复位电路22、23中可以以合适的方式设计其他晶体管的阈值。在每个电源接通复位电路22、23中，所有PMOS和NMOS晶体管的阈值都可以类似地变成形成二极管晶体管的PMOS晶体管21、26和第一级倒相器的NMOS晶体管23、25。而且，只有PMOS晶体管21、26和NMOS晶体管24、25可以具有不同于其他晶体管的阈值。第四实施例图6是本发明第四实施例的地址生成电路的示意图。在此图中，类似于图5公开的元件用相同的附图标记表示。另外，附图标记27是二极管连接的PMOS晶体管。
本发明第四实施例的地址生成电路具有大致类似于第一和第三实施例的结构。但是，电源接通复位电路具有不同的结构。
如图6所示，第一和第二电源接通复位电路22、23的每个电路结构大致类似于第三实施例公开的结构。但是，在第二电源接通复位电路23中，至少有一个其栅极和漏极彼此相连的PMOS晶体管27进一步连接在形成二极管晶体管的PMOS晶体管26的漏极和节点B之间。另外，增加二极管晶体管。
相应的，第二电源接通复位电路23中形成二极管晶体管的PMOS晶体管的阈值的绝对值由此可以显著增加。因此，第二电源接通复位电路23中形成二极管晶体管的PMOS晶体管的阈值的绝对值可以设置成大于第一电源接通复位电路22中的PMOS晶体管21的阈值的绝对值。
因此，图3(b)中，从时间t0到时间t1和从时间t1到时间t2的时间差可以被分别设置到预定值。
另外，第一和第二电源接通复位电路22、23可以输出图3(b)所示的第一复位信号RES1和第二复位信号RES2的波形。
这里，可以合适地设计PMOS晶体管21、26和27的阈值，但是可以采用具有相同阈值的晶体管，特别是具有相同结构的晶体管用作PMOS晶体管21、26和27。在这种情况下，第二电源接通复位电路23中形成二极管晶体管的PMOS晶体管阈值的绝对值相比较第一电源接通复位电路22基本增加两倍。第五实施例图7是本发明第五实施例的地址生成电路的示意图。在此图中，类似于图3公开的元件用相同的附图标记表示。另外，附图标记28是电阻元件。
本发明第五实施例的地址生成电路具有大致类似于第一实施例的结构。但是，在地VSS和NMOS晶体管12与熔丝元件13的连接节点E之间电阻元件28与熔丝元件13并联形成。
如上所述，在时间t2以后的时间内，稳定地切断途经锁存电路14、熔丝元件13和地VSS的电流路径，这是因为第二复位信号RES2的电平保持在地电势，NMOS晶体管12关闭。
但是，当熔丝元件13处于切断状态时，在NMOS晶体管12刚关闭以后，会在NMOS晶体管12与熔丝元件13的连接节点E积累一定量的电荷。积累的电荷通过切断状态的熔丝元件13释放到地VSS。因此，即使当NMOS晶体管12关闭时，在时间t2之后非常短的时间内，连接节点E和地VSS之间也会有微量漏电流流过熔丝元件13。
微量的漏电流产生熔丝元件13材料(例如，铝、铜)的辉光回退现象。漏电流流经熔丝元件13的时间非常短。但是，当电源开关状态之间的周期重复多次时，由于辉光回退现象导致一定程度的渐变之后，(切断的)熔丝元件13有可能再次连接。
因此，在第五实施例的地址生成电路中，电阻元件28与熔丝元件13并联形成在地VSS和连接节点E之间，以防止在短时间内微量的漏电流流经熔丝元件13。电阻元件28需要至少高于所述非切断状态的熔丝元件的电阻值。
相应的，紧邻NMOS晶体管12关闭之后，累积在连接节点E的一定电荷量快速通过电阻元件28释放到地VSS。因此，第五实施例的地址生成电路可以有效防止熔丝元件由于辉光回退现象再次连接。此外，可以改进锁存熔丝切断信息的精确性。
第五实施例的电阻元件28例如是在硅基片上形成的多晶硅。而且，可以使用在硅基片上形成的扩散层和总是设置在导通状态的晶体管。
另外，电阻元件28的电阻值设置成足够大于导通状态的NMOS晶体管12的电阻值，和设置成足够小于切断状态的熔丝元件13的电阻值。通常，导通状态的NMOS晶体管的电阻值大约是几百Ω(欧姆)，切断状态的熔丝元件的电阻值大约是1MΩ或更高。因此，电阻元件28的电阻值设置成例如大约几十kΩ就足够了。原因在下面解释。
希望电阻元件28的电阻值设成更小，因此在连接节点E积累的电荷可以快速释放到地VSS。但是，如果电阻元件28的电阻值太小，则连接节点E和地VSS之间的电阻值明显小于切断状态下熔丝元件13的电阻值(大约几MΩ)。这是因为电阻元件28与熔丝元件13并联。
在这种情况下，即使熔丝元件13处于切断状态，在PMOS晶体管11和NMOS晶体管12的连接节点A积累的电荷在从时间t0到时间t1的时间内经电阻元件转移到地VSS。因此，锁存电路14不再锁存相应于熔丝元件13切断状态的H电平。
作为电源接通复位电路18，可以使用图2到图4所示的电源接通复位电路。第六实施例图8(a)和8(b)是本发明第六实施例的地址生成电路的示意图。
图8(a)是本发明第六实施例的地址生成电路的电路图。类似于图2公开的元件用相同的附图标记表示。另外，附图标记29表示NMOS晶体管，附图标记30表示第三电源接通复位电路。而且，图8(b)是说明第一、第二和第三复位信号RES1、RES2和RES3波形的波形图。
本发明第六实施例的地址生成电路具有大致类似于第五实施例的结构。但是，第六实施例的地址生成电路的区别在于在地VSS与NMOS晶体管12和熔丝元件13的连接节点E之间并联连接NMOS晶体管29与熔丝元件13而不是电阻元件28与熔丝元件13。
而且，第三复位信号RES3从第三电源接通复位电路30输入到NMOS晶体管29的栅极。第三复位信号RES3是控制NMOS晶体管29开关状态的控制信号。
第三复位信号RES3从时间t0(t0是电源接通的时间)和从时间t2(t2是第二复位信号像台阶一样下降的时间)开始一直保持在地电势直到延迟到时间t3。在时间t3以后第三复位信号RES3具有跟随电源VDD电平上升的波形。也就是说，如图8(b)所示，第三复位信号RES3在时间t3具有电平像台阶一样上升的波形。
在第六实施例的地址生成电路中，NMOS晶体管29在时间t3以后导通，紧接在NMOS晶体管12关闭之后在节点E累积的电荷迅速经NMOS晶体管29释放到地VSS。因此，在时间t3之后的短时间内可以防止节点E和地VSS之间的微量漏电流流经熔丝元件13。
另外，如图8(b)所示第六实施例中NMOS晶体管29在时间t3之前的时间内关闭。因此，当熔丝元件13处于切断状态时，在PMOS晶体管11和NMOS晶体管12的连接节点A累积的电荷在从时间t1到时间t2的期间内并不转移到地VSS。这与第五实施例的情况不同。因此，NMOS晶体管29不能阻止锁存电路14锁存对应于熔丝元件13切断状态的H电平。
因此，第六实施例的地址生成电路可以防止熔丝元件(切断)由于辉光回退现象再次连接。而且，在熔丝元件处于切断状态的从时间t1到时间t2的期间内，锁存电路可以确定锁存相应于熔丝元件切断状态的H电平。因此，可以进一步改进熔丝切断信息的锁存精度。
另外，在第二到第四实施例表示的所有电源接通复位电路可用作电源接通复位电路18。
而且，类似于第三和第四实施例的第一电源接通复位电路的电路可用作第三电源接通复位电路30。
相应的，通过适当调整形成二极管晶体管的PMOS晶体管阈值的绝对值和形成第一级倒相器的NMOS晶体管的阈值，从时间t0到第三复位信号RES3的时间t3的时间差可以设成比从时间t0到时间t2的时间差长。变型的实例图9是本发明第六实施例的地址生成电路的变型实例。在此图中，类似于图8公开的元件用相同的附图标记表示。另外，附图标记31表示倒相器延迟电路。
如图9所示，也可以在电源接通复位电路18的第二复位信号RES2的输出节点形成倒相器延迟电路31。倒相器延迟电路31向NMOS晶体管29的栅极输出第三复位信号RES3。相应的，还可以输出图8(b)所示的具有第一到第三复位信号RES1、RES2和RES3波形的控制信号。
图9中，第二到第四实施例表示的所有电源接通复位电路还可用作电源接通复位电路18。
至于倒相器延迟电路31，可以使用基本类似于第三实施例中倒相器延迟电路32的电路。通过串联多个倒相器可以形成该电路。另外，本发明可以并入熔丝ROM电路。
紧接在电源接通之后，通过控制与熔丝元件串联的晶体管的开关状态并结合电源VDD电平的上升，本发明能使熔丝元件的切断信息锁存到锁存电路。
在本发明的地址生成电路中，电源VDD、第一开关晶体管、第二开关晶体管、熔丝元件和地VSS依次串联。而且，电源复位电路输出用于控制第一开关晶体管开关状态的第一复位信号和用于控制第二开关晶体管开关状态的第二复位信号。
因为根据第二复位信号第二开关晶体管可以关闭，所以可以防止电源开关期间内，在地VSS和锁存电路的输入端之间形成稳定的电流通路。因此，可以防止稳定的漏电流流经切断状态的熔丝元件。
另外，可以防止(切断的)熔丝元件由于辉光回退现象再次连接。而且，通过精确的锁存熔丝的切断信息输出精确的地址。
相应的，本发明可以为改进地址生成电路的性能作出贡献。
虽然参照具体的实施例描述了本发明，但本发明的范围并不局限于此实施例，并认为包括在所附权利要求书及其等同物中所述的范围。
权利要求
1.一种地址生成电路，包括第一开关晶体管，一端连接到电源，另一端连接到第一节点；第二开关晶体管，一端连接到所述第一节点，另一个端连接到第二节点；熔丝单元，一端连接到所述第二节点，另一端接地；电源接通复位电路，输出用于控制所述第一开关晶体管开/关状态的第一复位信号和用于控制所述第二开关晶体管开/关状态的第二复位信号；和锁存电路，输入端连接到所述第一节点，所述锁存电路锁存和输出对应于所述熔丝元件切断或非切断状态的预定电势，其中在紧邻电源接通之后的第一时期内所述第一复位信号导通所述第一开关晶体管，并在所述第一时期结束后将所述第一开关晶体管总是保持在关状态，和其中在所述第一时期之后的至少第二时期内所述第二复位信号导通所述第二开关晶体管，并在所述第二时期结束后将所述第二开关晶体管总是保持在关状态。
2.如权利要求1所述的地址生成电路，其中所述电源接通复位电路包括电平生成单元，用于输出一个随着电源电平的上升而上升的电平；第一倒相器延迟电路，包括第一倒相器组，该第一倒相器组包括多个从所述电平生成单元的输出端串联的倒相器；和第二倒相器延迟电路，包括第二倒相器组，该第二倒相器组包括多个从所述第一倒相器组串联的倒相器，其中所述第一倒相器延迟电路输出所述第一复位信号，所述第二倒相器延迟电路输出所述第二复位信号。
3.如权利要求1所述的地址生成电路，其中所述电源接通复位电路包括第一电源接通复位电路，具有第一电平生成单元，用于输出一个随着电源电平的上升而上升的电平，和第一倒相器延迟电路，包括第一倒相器组，该第一倒相器组包括多个从所述第一电平生成单元的输出端串联的倒相器，其中所述第一倒相器延迟电路输出所述第一复位信号；和第二电源接通复位电路，具有第二电平生成单元，用于输出一个随着电源电平的上升而上升的电平，和第二倒相器延迟电路，包括第二倒相器组，该第二倒相器组包括多个从所述第二电平生成单元的输出端串联的倒相器，其中所述第二倒相器延迟电路输出所述第二复位信号，其中所述第一倒相器延迟电路的第一级倒相器的阈值电平低于所述第二倒相器延迟电路的第一级倒相器的阈值电平。
4.如权利要求1所述的地址生成电路，其中所述电源接通复位电路包括第一电源接通复位电路，具有第一电平生成单元，用于输出一个随着电源电平的上升而上升的电平，和第一倒相器延迟电路，包括第一倒相器组，该第一倒相器组包括多个从所述第一电平生成单元的输出端串联的倒相器，其中所述第一倒相器延迟电路输出所述第一复位信号；和第二电源接通复位电路，具有第二电平生成单元，用于输出一个随着电源电平的上升而上升的电平，和第二倒相器延迟电路，包括第二倒相器组，该第二倒相器组包括多个从所述第二电平生成单元的输出端串联的倒相器，其中所述第二倒相器延迟电路输出所述第二复位信号，其中从所述第一电平生成单元输出的电平高于从所述第二电平生成单元输出的电平。
5.如权利要求1所述的地址生成电路，其中地址生成电路进一步包括与所述熔丝元件并联的电阻元件，连接在所述第二节点和地之间，并具有至少大于非切断状态的所述熔丝元件的电阻值的电阻值。
6.如权利要求1所述的地址生成电路，其中地址生成电路进一步包括第三开关晶体管，根据第三复位信号控制其开关状态，其中所述第三开关晶体管与所述熔丝元件并联，并连接在所述第二节点和地之间，和其中所述第三复位信号至少在所述第二时期结束之后导通所述第三开关晶体管。
7.如权利要求6所述的地址生成电路，其中地址生成电路进一步包括第三电源接通复位电路，具有第三电平生成单元，用于输出一个随着电源电平的上升而上升的电平，和第三倒相器延迟电路，包括第三倒相器组，该第三倒相器组包括多个从所述第三电平生成单元的输出端串联的倒相器，其中所述第三倒相器延迟电路输出所述第三复位信号。
8.如权利要求6所述的地址生成电路，其中地址生成电路进一步包括第三倒相器延迟电路，包括第三倒相器组，该第三倒相器组包括多个从所述电源接通复位电路的所述第二复位信号的输出端串联的倒相器，其中所述第三倒相器延迟电路输出所述第三复位信号。
9.如权利要求1所述的地址生成电路，其中所述熔丝元件包括铝和铜的其中一个。
10.如权利要求1所述的地址生成电路，其中所述第一开关晶体管是PMOS晶体管，所述第二开关晶体管包括一个NMOS晶体管。
11.如权利要求10所述的地址生成电路，其中所述第一复位信号在所述第一时期保持在地电势，并具有在所述第一时期结束之后电平像台阶一样上升的波形。
12.如权利要求10所述的地址生成电路，其中所述第二复位信号在所述第二时期跟随电源电平上升，并具有在所述第二时期结束之后电平像台阶一样上升的波形。
13.如权利要求6所述的地址生成电路，其中所述第三开关晶体管包括NMOS晶体管。
14.如权利要求13所述的地址生成电路，其中所述第三复位信号在所述第一和第二时期保持在地电势，并具有在所述第二时期结束之后电平像台阶一样上升的波形。
15.如权利要求2、3或4所述的地址生成电路，其中所述第一倒相器组包括偶数个倒相器，所述第二倒相器组包括奇数个倒相器。
16.如权利要求3所述的地址生成电路，其中所述第一和第二倒相器组的每个倒相器包括在电源和地之间串联的一个PMOS晶体管和一个NMOS晶体管，其中形成所述第一倒相器延迟电路的所述第一级倒相器的NMOS晶体管的阈值低于形成所述第二倒相器延迟电路的所述第一级倒相器的NMOS晶体管的阈值。
17.如权利要求4所述的地址生成电路，其中所述第一电平产生单元包括一个在电源和地之间的其栅极和漏极相连的第一二极管晶体管，并且所述第一二极管晶体管的漏极连接到所述第一倒相器组，其中所述第二电平产生单元包括在电源和地之间的其栅极和漏极相连的第二二极管晶体管，所述第二二极管晶体管的漏极连接到所述第二倒相器组，其中所述第二二极管晶体管的阈值的绝对值大于所述第一二极管晶体管。
18.如权利要求5所述的地址生成电路，其中所述电阻值大于所述第二开关晶体管导通状态下的电阻值，小于熔丝元件切断状态下的电阻值。
19.如权利要求2、3或4所述的地址生成电路，其中为在形成所述第一和第二倒相器组的多个倒相器之间的每个连接节点形成与电源或地相连的电阻。
20.如权利要求1所述的地址生成电路，其中地址生成电路是一种冗余地址生成电路，用于存储半导体存储器的存储单元阵列中的冗余地址，并在电源接通时生成所述冗余地址，其中所述熔丝元件根据所述冗余地址设置在切断状态或非切断状态。
全文摘要
一种地址生成电路,具有:第一开关晶体管,第二开关晶体管,熔丝单元,电源接通复位电路,输出用于控制第一开关晶体管开/关状态的第一复位信号和用于控制第二开关晶体管开/关状态的第二复位信号。该地址生成电路还包括锁存电路,用于锁存和输出对应于熔丝元件切断或非切断状态的预定电势。在紧邻电源接通之后的第一时期内第一复位信号导通第一开关晶体管,并在第一时期结束后将第一开关晶体管总是保持在关状态。此外,在第一时期之后的至少第二时期内第二复位信号导通第二开关晶体管,并在第二时期结束后将第二开关晶体管总是保持在关状态。
文档编号G11C29/00GK1381848SQ0210316
公开日2002年11月27日 申请日期2002年2月1日 优先权日2001年3月30日
发明者横関亘 申请人:富士通株式会社